求助代码编译问题

stonylian

本人新手，下面是一Verilog HDL程序代码，为什么总是编译不成功啊，恳请知道的帮助解决一下啊，
$ W+ m5 O0 x- ^+ }6 Z- Mmodule ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);
input rst;
input clk,ihq_control;
input[15:0]ia;
' O) w; Z3 X9 a- Y0 @5 d6 Minput[15:0]ib;
# z1 k2 X: r! e# G9 T5 Binput[15:0]ic;
0 Q: }: Y1 \2 H, Dinput[15:0]iap;
  \& ]" k5 N  ]" C* `* N3 zinput[15:0]ibp;
* D# k$ ~  y3 Vinput[15:0]icp;
8 n2 C9 f+ t. e$ uoutput[15:0]iahq;
output[15:0]ibhq;
, }, H/ W& p' G8 o. noutput[15:0]ichq;
- c$ b3 R% E1 L" jreg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;
5 ^, f, V* ~- F1 z1 F0 d8 J0 `always @(posedge rst or posedge ihq_control)
1 K1 k: X/ G* d, y7 }# Hif(rst)
begin
iahql=0;
ibhql=0;
  |6 }& c$ \1 ?- Richql=0;
5 |% l, o# s9 O9 N1 X# Wend
else if(clk)
begin
iahq=ihaql;
. S3 Q% M# }! p4 D, D$ y! tibhq=ibhql;
/ E. g  o; N# h! @; [$ I& @ichq=ichql;
+ m$ K: u) v* \  b/ F& w& ~( M% K4 O, Hend
& V$ L- y9 F9 Y( Eelse

7 _2 x% ]/ _1 d1 vbegin
0 B$ r- f% B4 Yif(ia[11]==0)al=ia;
else
( h- U% B; u# W* ?. k8 w1 wbegin
al=ia;
a1[15:12]=15;
end
6 n# ^3 ]& @' o" b* A9 I9 Ca2=iap;
if(a2>0)a2=a2>>3;
else
begin
) [* `0 n+ N6 P$ x* q* `7 la2=a2>>3;
0 w) b& ]5 O# ka2[15:13]=7;
$ k4 Y' Z& U; i  Jend
if(ib[11]==0)b1=ib;
else
2 {3 W( F7 @: P% _- c' F+ tbegin
bl=ib;
4 G) y, M* v; D- T' g- T9 \$ jbl[15:12]=15;
6 [- z, V% @& ~1 i/ X3 Xend
3 g( C' ]3 L7 T; o3 i* X2 ~b2=ibp;
2 l, k& ]7 S4 R& c. D" rif(b2>0)b2=b2>>3;
else
begin
. I  i% O9 d7 hb2=b2>>3;
% O# u" _8 A! Cb2[15:13]=7;
end
, ]! x- K1 j7 u$ l0 i7 z$ T, w& ^if(ic[11]==0)cl=ic;
! X0 j, ~# Z$ k! X+ M" `else
8 L$ v; |7 f/ gbegin
cl=ic;
cl[15:12]=15;
end
c2=icp;
! Z3 V# @2 \( C0 ?& t# Aif(c2>0)c2=c2>>3;
else
1 G8 s. ?1 t* m/ G  j* t. }: Vbegin
3 l4 q* M* B5 Ac2=c2>>3;
c2[15:13]=7;
end
a3=al-a2;
+ R3 ~$ h) \1 [/ M# a9 R4 Q) v' qb3=bl-b2;
$ ?. Z& y( Y# wc3=cl-c2;
" {, \+ p3 L4 ?1 Q! F' {iahql=a3;
ibhql=b3;
ichql=c3;
end
( e! M8 F- h% L5 D. q% pendmodule

blue822180

老大你工程名和你模块名字相同吗？你怎么不黏贴出问题所在？

blue822180

我看你代码了，你错误原因是很多信号没有定义呀，你直接用的，这些不知道是输入还是输出呀，你根据你的情况改一改吧

xy31554406

always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作，导致 if else执行起来有冲突啊？