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求助代码编译问题

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发表于 2012-6-26 16:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
本人新手,下面是一Verilog HDL程序代码,为什么总是编译不成功啊,恳请知道的帮助解决一下啊,
! a" b+ H7 Y5 S2 M# H1 F  ?module ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);
" w1 f2 R  F0 B. n0 Yinput rst;
7 r; W5 N6 W8 i3 _4 G0 B- i, Pinput clk,ihq_control;
) O1 ~: g8 f5 e1 ?/ g  tinput[15:0]ia;
6 i& T# P2 ?. pinput[15:0]ib;5 g3 _! B: o& M- R& T
input[15:0]ic;1 c% B% K& i! H" k
input[15:0]iap;
' i* s& {, e) K# [input[15:0]ibp;
8 w( }( k* Q; oinput[15:0]icp;0 T% j& l: c/ [" @
output[15:0]iahq;
& R) q. w2 {) S$ E7 ~" ?$ toutput[15:0]ibhq;
/ ]+ R6 U7 Z* o) p' goutput[15:0]ichq;
# T! G9 {8 c% r! ^reg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;
. u/ P% l% ?$ x& lalways @(posedge rst or posedge ihq_control)5 [: O; h3 |8 |* O% ^4 b
if(rst)  M% z  n/ L+ Z  e# c" w% C
begin) D1 a/ G& ?7 x! |
iahql=0;/ k  i( u; |. b
ibhql=0;' ~1 _$ I' ]" |# ^# c
ichql=0;. o. j' n8 B2 P7 B& w7 ~+ A
end
& J9 D! p( T. W+ E! t4 x, Zelse if(clk)$ Q3 K: o4 ?- N! Z& Z- F
begin: b3 z( b/ Z( K
iahq=ihaql;  t3 P9 o9 W; M  R
ibhq=ibhql;
) A2 P) Z" G8 _6 ?- b1 a+ michq=ichql;. X% U5 Q* c" }3 C% Z4 k  r
end
' z1 F! n7 l& ~  h! \else ' A# q0 B7 Z4 W

2 k0 x7 h. r: `4 \/ xbegin
6 B9 b. j; t" g; k, n* }if(ia[11]==0)al=ia;
/ {7 g; J, X; f+ ]3 helse" j9 U% ?  L, b8 E6 w2 o
begin
5 c( ~: |; l" R$ nal=ia;
( t5 ]( e3 ~2 p* D$ p( ga1[15:12]=15;
) k/ y2 i  ]; E8 d! J' b' Zend
' m7 d# J4 S/ z5 |+ ]/ ~a2=iap;
2 Q  X+ `) h3 a7 b" Eif(a2>0)a2=a2>>3;: N- R+ @. Z- W3 {- E$ x8 p
else
. d6 _7 R3 ^& y( lbegin
% B8 x! S; B2 i6 V  Ga2=a2>>3;4 g& S& e# u: i0 e  D$ _& A8 \) `
a2[15:13]=7;
- }+ c& A. P2 S/ g# ^5 K4 t- gend0 {. N" u/ W) M5 U
if(ib[11]==0)b1=ib;6 b! D) Y9 j1 k+ H' R
else
4 O) |* O8 d# `6 o- |begin8 T6 P5 E' D- j7 N
bl=ib;
% m2 f5 R0 S( W* W, Fbl[15:12]=15;) N% C- U' F$ D3 Y: h
end
* q5 G( {! P0 ~/ i2 S" }b2=ibp;
6 i- c; P  S: {! Yif(b2>0)b2=b2>>3;) F( B  i* I, {2 @- z. n
else; R9 M2 o* L8 P/ u9 ~* l
begin8 m6 J( q6 H9 Q9 L( {
b2=b2>>3;
4 y/ w# {6 K9 _2 nb2[15:13]=7;
6 X8 D2 b6 p, n$ N" Kend
, s6 c6 P  K  k( S( `if(ic[11]==0)cl=ic;5 C0 s* r+ {1 y& G8 k
else0 s" D9 Q% T1 l8 D9 [; J+ ^
begin
* P7 G2 c* D" z8 f) z4 gcl=ic;5 Z! B% Z8 |* x$ c; ?
cl[15:12]=15;
6 k% E+ X/ G2 ?) _7 eend
  B. m: T# C: j0 _0 [& D3 Qc2=icp;* k0 a4 u. |) G
if(c2>0)c2=c2>>3;
8 ?* B( u% B, n/ [& kelse0 b7 ~4 L% r; \  L
begin
  \! N2 ~" l7 p7 l6 Yc2=c2>>3;
3 K* t6 Y' v9 W! M& y5 B2 @c2[15:13]=7;; o7 ~; K# Y% N( V
end% r% K' ]1 d7 |3 v0 @
a3=al-a2;
9 a' {/ J7 Y! o4 X1 mb3=bl-b2;0 \/ E* C/ o3 n! H
c3=cl-c2;
2 i3 f& D% P6 _+ X; z  Riahql=a3;+ X) M/ I0 f" ]. `; J: l# a+ ?
ibhql=b3;: |* e, _; o4 {0 S  \
ichql=c3;
% G  t' {+ y; X& U2 v, l% }end$ H* k; ?% T; d7 i1 g" b
endmodule

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2#
发表于 2012-8-2 17:20 | 只看该作者
老大你工程名和你模块名字相同吗?你怎么不黏贴出问题所在?

该用户从未签到

3#
发表于 2012-8-2 17:34 | 只看该作者
我看你代码了,你错误原因是很多信号没有定义呀,你直接用的,这些不知道是输入还是输出呀,你根据你的情况改一改吧

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4#
发表于 2012-9-3 13:41 | 只看该作者
always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作,导致 if else执行起来有冲突啊?
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