找回密码
 注册
关于网站域名变更的通知
查看: 1164|回复: 3
打印 上一主题 下一主题

求助代码编译问题

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2012-6-26 16:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
本人新手,下面是一Verilog HDL程序代码,为什么总是编译不成功啊,恳请知道的帮助解决一下啊,2 G) J' h7 v+ v6 C
module ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);1 `3 J3 s; n0 a+ C! r
input rst;
; c$ r( W9 c( l) V! T" D: kinput clk,ihq_control;# z1 c% A, r" N1 l+ ^
input[15:0]ia;, A; S3 k) W+ C6 c" T' u
input[15:0]ib;) f3 _: e4 c" y9 O9 r4 Q; k" R
input[15:0]ic;( k5 V3 a, o/ H. Z
input[15:0]iap;
, ~) ~; C* g0 x4 ^0 r: A$ r: J: K3 J' cinput[15:0]ibp;& D8 s7 L4 R1 Q5 Q
input[15:0]icp;! E' V) N6 Z4 g
output[15:0]iahq;
" w" @# m$ N( b9 eoutput[15:0]ibhq;; ~, Z4 h8 f# P8 m( `
output[15:0]ichq;
6 p: x% d! L' zreg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;% m) [6 q) m) P: y7 |- r
always @(posedge rst or posedge ihq_control)
' l3 F  I" ]: Z0 ~- o# Dif(rst)
- |& c' ~: u* Ybegin
3 }2 N5 ^1 x. Yiahql=0;; L6 V+ B# f  b8 ]; ]0 |' V2 c
ibhql=0;
3 \; z1 q/ W& o6 {' o. u  k7 Uichql=0;
( {5 X2 _/ `: ?8 r+ G8 ?9 A( {. bend% R( y& E7 m" l* _$ m. q
else if(clk)/ O- @1 P- v' R7 |% ^& d# ?
begin. C; @! @: ]4 l* ]9 \! ~
iahq=ihaql;
) g' n" J5 _& h8 X9 l+ vibhq=ibhql;* f% L$ d. Q2 Z0 c& u# o2 D9 t
ichq=ichql;
# I, g5 i  g1 E3 H* Y0 T% Lend0 Q' N4 m! v; }* o, B; C
else ( S) f( b8 z. \

* k; y6 a" J/ Vbegin
) d2 v' h& v8 H5 E" cif(ia[11]==0)al=ia;
3 a8 r& T" I# X% X' P" o% |7 _else1 y4 z% t' l; M2 S3 B  W
begin
. h) U2 e! c  L1 Z  C- |% W9 _$ m- @al=ia;, A& T" q! X" D: t2 N# G
a1[15:12]=15;3 n9 n# Z  Y% C7 ]
end. z' r' V" g8 T9 I( t9 H
a2=iap;- @: Q; C& i- F# [2 {
if(a2>0)a2=a2>>3;
9 p, U7 W% s6 U; P" E1 D7 H5 \3 Uelse( f3 n  _  L+ k' Y
begin: u; h; Q/ q5 K3 L3 Q9 O
a2=a2>>3;
( R3 E; d' q4 h7 ^  {a2[15:13]=7;
3 u  n7 \/ \; b' i/ uend$ y, p: X/ j5 V, ^! s( y
if(ib[11]==0)b1=ib;
/ I0 Y6 l! x6 m8 J3 N. gelse  u8 ?$ w5 d8 Q) I+ J
begin
0 \+ F$ a' _2 w6 `5 ibl=ib;
7 m. D# X/ g  Z$ o# fbl[15:12]=15;6 M: ~& F2 A& j1 Q
end
7 z6 Y/ l- m& D2 J: H' Q4 |b2=ibp;
( o1 p3 B3 u3 n) m- Q2 }if(b2>0)b2=b2>>3;
" Z2 C. {" \* ~else' T5 O2 R6 m3 S5 i+ f2 \
begin0 i% B, x" y. N2 q. K
b2=b2>>3;! h6 d8 w, v  b1 h
b2[15:13]=7;
4 T- L6 U# ]( E) Y" Pend5 Y' W7 @: x8 k; v
if(ic[11]==0)cl=ic;
" R6 r$ Y( ]. Z, c$ @else
/ R9 G! J6 g. C& e# Wbegin
, H- a( I4 N( O+ p  Dcl=ic;) V4 f' W6 {# e8 o
cl[15:12]=15;
* L6 Z% Y4 h3 Zend' @, e) e$ H4 {2 q
c2=icp;0 g1 A  j$ J& |3 }
if(c2>0)c2=c2>>3;( p% z/ c1 R3 ]3 C
else/ j" o0 W! |( h3 s( n
begin# d" W6 A, O2 e, p
c2=c2>>3;
0 S+ K8 R2 f+ q1 J. P9 v  Bc2[15:13]=7;
1 u- a, h: p3 `; K( cend
/ K. x0 V: M2 L, ~, W) B( na3=al-a2;- v( D! i0 N& o& O% M1 Y0 M# {5 [* Q) J
b3=bl-b2;" G- b. s$ O) J) ^4 O! _
c3=cl-c2;
2 ~6 u& T" z0 R  Y' n# eiahql=a3;
9 U& e' G# _) H4 pibhql=b3;$ D. r' n# \7 G) E0 z: E
ichql=c3;. m3 p: g$ s, H/ j0 |
end. t/ ]8 x2 V3 C0 u+ A- M
endmodule

该用户从未签到

2#
发表于 2012-8-2 17:20 | 只看该作者
老大你工程名和你模块名字相同吗?你怎么不黏贴出问题所在?

该用户从未签到

3#
发表于 2012-8-2 17:34 | 只看该作者
我看你代码了,你错误原因是很多信号没有定义呀,你直接用的,这些不知道是输入还是输出呀,你根据你的情况改一改吧

该用户从未签到

4#
发表于 2012-9-3 13:41 | 只看该作者
always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作,导致 if else执行起来有冲突啊?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-30 21:15 , Processed in 0.156250 second(s), 24 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表