sip 仿真

pjh02032121

/ b+ v4 K& i" y0 E* I& w
- e! d: U& r. }/ u( _闲来无事，玩玩仿真，望高手指点。
一个sip封装，结构如下：

- Z0 K5 e) |" [: ]
8 |! V; M) A" l7 z6 [# |. d. J, w1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；
4 o; o. Y' w* o0 V9 B
" }$ l" y8 P' {/ f: C8 i$ P8 F0 t
, {& p3 d5 Y( X8 Q  g- y% o" V- N2.射频端口s参数，port分别下在die端和package RF pin脚。
由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。
在关心的频段，S11<20dB,s21>-3dB,很好。

, }( g* F0 [; u2 ?  G
5 x( u. M; Z8 @0 f3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.
' x+ c) M4 j* {9 g! J
% R. I+ q& w: [; |  |
4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。

% G- I$ p% d" l+ s/ W
/ T1 u% i% a! H& R5 C5.PI分析
" o' F" g* c$ GRF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm
3 z* ]3 u* [) t" N7 H# A0 z/ B/ lBB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm
; q# z' D6 G% VBB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm
! H4 b( L2 }# u将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
6 Q8 {9 ]2 P" t$ i9 k: Y5 s从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。


4 [6 _$ N4 Z0 P3 ]5 P; y0 C
- y, O7 Y( l* F0 e6.PI 优化
上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。
原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。
  S- z( N' K! T- O: [$ c: d对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。
( }" C8 \7 I. \* _( q& n$ t  |) C5 w6 D
注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。
/ I. K+ Z: r4 |- t
: ?  B% }5 @! z' v! Z
7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:


8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.
# z9 Z. r+ \; ^8 P5 j6 O将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.
6 M* d! v  i- t. H2 @8 u- t: D结果纹波都在5%以内,且余量很足.
) u  Q7 S- q; ^3.3v电源纹波max=0.048v<5%x3.3v=0.165v
1.8v电源纹波max=0.029v<5%x1.8v=0.09v
1.2v电源纹波max=0.025v<5%x1.2v=0.06v
7 U! S8 G9 `3 |

$ \5 o: a6 h6 l; a( P" K  |0 w9.当把电流源的Tr,Tf设为100ps时,
3.3v电源纹波max=0.090v<5%x3.3v=0.165v
& o5 T9 U; s! F1.8v电源纹波max=0.127v>5%x1.8v=0.09v
% M! }. |' ~2 x9 E1.2v电源纹波max=0.162v>5%x1.2v=0.06v
& f$ _7 n# [0 m9 [Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.

" v2 n  C2 I/ N2 M1 \5 n

yuxuan51

: N4 g/ z$ I- @6 j8 k8 d$ b5 a" J囧了，平时很少做package的仿真，主要是模型太难找了，LZ要是可以的话不知道能否共享些封装模型
3 D2 Y4 x$ C' ]2 n& s# V4 r, x
& [- ~% a% l" {' B% W* ]/ r! k# _7 y其实package和PCB的co-simulation是一件非常有意思的事情

willyeing

版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

pjh02032121

willyeing 发表于 2012-4-1 13:52
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

tools菜单下

willyeing

pjh02032121 发表于 2012-4-1 16:08
tools菜单下

电源与地做group是否会不准啊。

pjh02032121

willyeing 发表于 2012-4-5 12:32
电源与地做group是否会不准啊。

7 v6 G( Z& G& e0 w+ }# N不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.

willyeing

pjh02032121 发表于 2012-4-5 12:37
不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.

谢谢！

mengzhuhao

pjh02032121 发表于 2012-4-1 16:08
1 M" L# R! U4 [2 R2 @  Ptools菜单下

在哪里啊，没看的  什么版本的？

roseast

很有意思啊

willyeing

mengzhuhao 发表于 2012-4-5 23:15
* i8 X, G; N/ ?% Q; I在哪里啊，没看的  什么版本的？

% H9 {$ y( s* o9 C* p$ Ltools-attach package Design...

mengzhuhao

"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式" 没理解明白

pjh02032121

' y" D- V8 \$ \! d5 Q( p

mengzhuhao 发表于 2012-4-17 18:30
$ y4 D0 |* Z/ S) F4 I. z, \9 `' n"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公 ...

8 |- @9 k/ X2 k- _我是刚入门，以下是我个人的理解，BW=0.35/Tr，
0 u( _7 B0 V/ c5 mTr=500ps信号带宽700MHz，此PDS在700MHz之内的阻抗都是在目标阻抗以下，所以纹波不会超标；
Tr=100ps信号带宽3.5GHz，此PDS在1～3.5GHz之内的阻抗都是在目标阻抗不达标，超出了PDS的去耦范围，所以纹波会超标；

最近看了“信号完整性分析”这本书，以上是个人理解，若有不对的地方，还请高手指正。

qaf98

学习了，好的资料

lhuijiang

太棒了。

lijun_0605

楼主要是能将工程文件分享，真的是普度众生了！