IP CORE 之 ROM 设计- ISE 操作工具
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本篇实现基于叁芯智能科技的SANXIN -B02 FPGA开发板，如有入手开发板，可以登录官方淘宝店购买，还有配套的学习视频。
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XC6SLX9系列器件采用嵌入式内存结构，用以满足设计时需要芯片上内存的需求。设计者可以配置这些内存块成为各种内存功能，如：RAM、移位寄存器、ROM和FIFO缓冲区等。
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SANXIN-B02的FPGA为XC6SLX9-2TQG144C， 此款FPGA共包含216K bit的内存。
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M9K的内存块支持以下特性：
1. 每一个内存块有8192个bit（包括校验的话，就是9216bit）
2. 独立的读写使能
3. 端口可配置
4. 支持单端口和双端口模式
5. 支持字节使能功能
6. 支持时钟使能功能
7. 在RAM和ROM模式下，支持初始化数据
设计要求
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在FPGA内部构建深度为256，宽度为8的ROM。在不同的地址中放入与地址值大小相等的数据，即：0地址放0,1地址放1······
- 设计原理3 Y3 G+ j4 B( d7 Q* J" S! Y: j8 h
ROM（read only memory）只读存储器，此种存储器不支持写操作，只支持读操作。在存储器建造时，将数据刻录进去。ROM能够实现掉电不丢失。
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本次设计ROM是利用FPGA片内嵌入的M9K构成的，所以不能够实现掉电不丢失。
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由于设计ROM深度为256，故而地址的宽度为8位。
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本次构建为ROM，所以在构建ROM之前应当首先设计好初始化文件（coe文件）。
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ROM工作原理为，在时钟上升沿采样到rden为1时，将addr所指示的存储空间的数据进行输出。
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- 设计架构和信号说明
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1 v+ R! i/ H: \3 Q) s1 n0 X$ `本模块命名为rom_test。
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- 制作初始化文件& j% B2 G: ]0 m9 u$ r5 e) |: x" [
建立工程后，首先我们要生成一个coe文件，方法有很多，比如：matlab、excel表格生成数据等等。然而我们的coe文件是有一定格式的，格式如下：
memory_initialization_radix=16;
memory_initialization_vector=
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第一行是规定数据的进制，如果是16进制，就在等号后面写上16，二进制就写2，其他同理。第二行是数据，在第二行下面开始把数据一个一个的写出来，数据之间用逗号隔开，最后一个数据后面加分号。
+ N6 W! p P2 m. Y$ I- a# ~8 [: m' }7 G内容编写完成后，另存为.coe文件。如图：
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我们这里数据从0到255，地址默认。
, d0 N* \' A3 `' E0 `# K5 F点击保存，coe文件就已经制作完成。
( A B8 k* ~0 G! H, P当然，如果数据很多，我们是不可能一个一个的来写的，那么我们有没有其他的方法呢，肯定是有的。下面向大家介绍一种简单的方法，那就是用MATLAB来写coe文件。
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首先我们打开MATLAB，在命令窗口输入以下代码：
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( i; p* h4 r( a5 P+ O& e \: D
代码输入无误后，保存文件，会看到有一个名字为data.coe的文件生成。我们用编辑器打开，会看到我们的数据文件是没有问题的。
3 i' {( S1 F/ d1 B$ G/ O& e- 调用ip core之 rom
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ISE工具中，调用IP核的方法跟新建文件类似，所以我们在调用IP核的时候，点击Hierarchy中的rom_test，右键选择New Source。选择文件类型为IP (CORE Generator & Architecture Wizard)。文件名为my_rom。
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在搜索界面，搜索block memory。会看到有两个选项，我们选择RAMs & ROMs里面的Block Memory Generator7.3。点击Next。然后点击Finish。
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/ N& ]3 K5 d7 E+ ?) T$ A/ o! t然后我们会看到如图界面，点击Next。弹出如下图示：
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存储器类型选择单端口ROM。
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ROM分为单端口（1-port）和双端口（2-port）。ROM是一个只读存储器，通过给予地址和读使能，就可以得出对应的地址的数据。在FPGA中，ROM可是配置两套端口，这两套端口相同，都可以通过给予地址和读使能，得出对应的地址的数据，并且相互独立，但是共用同一段存储空间。
& m! Q/ X' y, o& S& g6 ^ w3 n( J. d, G在此选择ROM ：1-port。点击Next
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! J. g5 p) s1 O这里我们以我们之前设置的数据文件为例，数据位宽为8，数据深度为256，使能ENA打开，如图设置。点击next。
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% E+ d6 Y/ U0 v6 n: d此界面为数据设置界面，因为ROM为只读存储器，所以我们需要在使用前提前配置好数据。这里就需要我们之前做好的.coe文件。在Memeory Initialization下方把Load Init File勾选上。点击Browse，找到我们的文件位置。选好之后，点击Next。
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\8 x0 ]6 t+ r/ U6 d" i3 v! e此界面是配置端口的界面，第一栏是复位端口的设置，我们这里不使用该端口，保持默认设置，点击Next。
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此界面保持默认设置，点击Generate。
3 T) V4 \3 O( \8 P. B- 编写设计顶层
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顶层模块负责例化my_rom。my_rom的例化代码在ipcore_dir -> my_rom.veo中。
# O& |) y* A6 E& E) I/ R' @设计代码为：
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* R: H; B4 y) t( K" r/ q# ?
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- RTL仿真- G$ u4 R+ K7 B2 U! U4 ~* K
设计仿真文件时，将所有的地址轮询一遍，查看输出的数据是否正确，rden信号设置为随机值，在不同的地址随机决定是否读出。
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仿真代码为：
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: @, Z. d6 Q( U6 P8 m) Y4 }
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repeat语句为重复语句，相当于把begin end中间的语句重复执行N次。
) y. |8 I/ l. J/ f- ?4 G8 V
. ]- m- h5 G# {& v仿真编译通过后，运行仿真。
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$ q$ A/ M6 P5 n1 z+ p& l( x+ _! {. z从波形图中可以看出，当rden为高电平时，rdata输出数据，当rden为低电平时，rdata不输出新数据。
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将ROM设置为双端口时，addr、rden和rdata会多出一套，操作时序和方法是相同的。
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发表于 2023-4-7 20:25
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