请教下verilog代码的问题

雪若寒

always @(posedge dri_clk or negedge rst_n) begin
    if(!rst_n) begin
        cnt <= 5'd0;
        op_code <= 1'b0;
' k$ B( j, l& U" U1 L. ?* q6 ^! s        addr_t <= 1'b0;
        wr_data_t <= 1'b0;
% C& K1 E8 I8 o( t5 U        rd_data_t <= 1'b0;
" y" q+ n% Y7 n: m! n2 @0 g( Z        op_done <= 1'b0;
        st_done <= 1'b0;
: E5 b1 F, S; H* A, ?6 z4 |        op_rd_data <= 1'b0;
6 q0 L6 {1 |! @, V- E        op_rd_ack <= 1'b1;
        mdio_dir <= 1'b0;
1 e- w. d% w7 V  R8 g4 C2 W+ @        mdio_out <= 1'b1;
6 Y4 t( f: \9 [    end
    else begin
( S0 P1 G1 A1 [. W* @        st_done <= 1'b0 ;                           
        cnt     <= cnt +1'b1 ;          
        case(cur_state)
9 E+ S, W9 R, D* A& o; X) \9 i            st_idle : begin
( }' H5 q# t) [: [* B  v$ x; `                mdio_out <= 1'b1;                     
0 y. Q% e& u3 z5 m                mdio_dir <= 1'b0;                     
                op_done <= 1'b0;                     
                cnt <= 7'b0;  
) z+ q/ w$ y# |. L) e; e                if(op_exec) begin
' D! z! Z9 K# L+ Y- c8 ?: I                    op_code <= {op_rh_wl,~op_rh_wl}; //OP_CODE: 2'b01(写)  2'b10(读)
                    addr_t <= op_addr;
                    wr_data_t <= op_wr_data;
                    op_rd_ack <= 1'b1;
7 z  g1 I! g* |                end     
# R" t) z. Y; y( q  j            end
$ D+ n1 H( q. i( G& a2 o
2 I9 l$ X" C6 N* O时钟沿来时，如果状态是st_idle 时，cnt到底是执行cnt  <= cnt +1'b1 还是 cnt <= 7'b0

) K3 K( `, L5 u
+ q( `" U# v* P* N/ @+ k

big_gun

我是用图形化，测试的。在quarterII中

xiaogang1123

执行cnt <= 7'b0，以最新的一次为准