请教下verilog代码的问题

雪若寒

always @(posedge dri_clk or negedge rst_n) begin
    if(!rst_n) begin
9 n" T4 n+ J' s8 V        cnt <= 5'd0;
4 i, A9 g$ V, h        op_code <= 1'b0;
2 t" s( E( P; r7 p        addr_t <= 1'b0;
        wr_data_t <= 1'b0;
        rd_data_t <= 1'b0;
        op_done <= 1'b0;
        st_done <= 1'b0;
        op_rd_data <= 1'b0;
; E) ~; h+ h9 ]0 W3 m9 `1 q- ^2 ~9 H        op_rd_ack <= 1'b1;
        mdio_dir <= 1'b0;
        mdio_out <= 1'b1;
    end
    else begin
        st_done <= 1'b0 ;                           
        cnt     <= cnt +1'b1 ;          
  |" |) r2 I; A6 F% q. Z        case(cur_state)
: B7 v% T+ l& |+ \7 k( ^/ \1 e            st_idle : begin
                mdio_out <= 1'b1;                     
                mdio_dir <= 1'b0;                     
. s2 S! z' }: x% B, v                op_done <= 1'b0;                     
                cnt <= 7'b0;  
                if(op_exec) begin
# ~6 \4 X2 t5 ]6 Q4 Q1 K8 V. D/ b                    op_code <= {op_rh_wl,~op_rh_wl}; //OP_CODE: 2'b01(写)  2'b10(读)
                    addr_t <= op_addr;
                    wr_data_t <= op_wr_data;
3 B& J9 A6 H- {  x) m% _                    op_rd_ack <= 1'b1;
' C& w( e) r4 m2 G$ f: a  z8 O! M% b( y                end     
  w7 w4 Y7 Q" ^. A- p+ k            end
8 _7 ^$ q5 W0 {# B, u/ z, `
时钟沿来时，如果状态是st_idle 时，cnt到底是执行cnt  <= cnt +1'b1 还是 cnt <= 7'b0

big_gun

我是用图形化，测试的。在quarterII中

xiaogang1123

执行cnt <= 7'b0，以最新的一次为准