请教下verilog代码的问题

雪若寒

always @(posedge dri_clk or negedge rst_n) begin
    if(!rst_n) begin
+ W% a; p! K  S        cnt <= 5'd0;
1 m3 q* S; W4 e0 j5 e5 Z        op_code <= 1'b0;
        addr_t <= 1'b0;
        wr_data_t <= 1'b0;
        rd_data_t <= 1'b0;
; j" d* n) v/ z# w        op_done <= 1'b0;
        st_done <= 1'b0;
        op_rd_data <= 1'b0;
# q5 Z2 Q8 ?% L2 f$ N2 {        op_rd_ack <= 1'b1;
        mdio_dir <= 1'b0;
* Q# O2 T% H8 I8 @; H        mdio_out <= 1'b1;
    end
    else begin
2 u( W( W1 ^) z& x# k2 F        st_done <= 1'b0 ;                           
) n1 ?  |9 L& b/ ~" Z' L        cnt     <= cnt +1'b1 ;          
, F  W, R  J; @6 z  t5 e( ~2 N        case(cur_state)
            st_idle : begin
" s" ]6 f' Q- B8 F* R                mdio_out <= 1'b1;                     
                mdio_dir <= 1'b0;                     
7 i& R( ~$ q5 ~! P# N  l: x                op_done <= 1'b0;                     
                cnt <= 7'b0;  
                if(op_exec) begin
                    op_code <= {op_rh_wl,~op_rh_wl}; //OP_CODE: 2'b01(写)  2'b10(读)
                    addr_t <= op_addr;
3 A  e- ^/ T5 y6 `                    wr_data_t <= op_wr_data;
- r' J+ P9 Z2 w, D                    op_rd_ack <= 1'b1;
                end     
            end

时钟沿来时，如果状态是st_idle 时，cnt到底是执行cnt  <= cnt +1'b1 还是 cnt <= 7'b0
/ g* `# q( m. U6 l: U5 W9 D/ y" {

8 i3 s  a& U! ~- U

big_gun

我是用图形化，测试的。在quarterII中

xiaogang1123

执行cnt <= 7'b0，以最新的一次为准