组合逻辑和时序逻辑区别和特点？

dragongfly

组合逻辑和时序逻辑区别和特点？
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架海梁心

组合逻辑的特点是任意时刻的输出仅仅取决于当前时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种。

Dollche

always@(电平敏感信号列表)
4 ~; ]% W; T% E: ralways模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。
在always块中可以使用 if-else、case和for等各种RTL关键字结构。建议使用阻塞赋值语句“=”。always模块中的信号必须定义为reg型，最终实现中并没有寄存器。将信号定义为reg型，只是为了满足语法要求。

Crash

时序逻辑是Verilog HDL设计的一类重要应用，
其特点为任意时刻的输出不仅取决于该时刻的输入，还和电路原来的状态有关。电路中有存储元件(各类触发器，在FPGA芯片结构中只有D触发器)用于记忆信息，从电路行为上讲，不管输入如何变化，仅当时钟边沿(上升沿或下降沿)到达时，才有可能使输出发生变化。

STGing

assign描述的赋值语句。
1 g# n( W# x1 x# R2 _6 t信号只能被定义为wire型。