找回密码
 注册
关于网站域名变更的通知
查看: 190|回复: 4
打印 上一主题 下一主题

请简述一下FPGA等可编程逻辑器件设计流程。

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2023-3-3 14:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
请简述一下FPGA等可编程逻辑器件设计流程。
# V9 w7 R4 N) v; J; c

该用户从未签到

2#
发表于 2023-3-3 14:42 | 只看该作者
通常可将FPGA/CPLD设计流程归纳为以下7个步骤,这与ASIC设计有相似之处。/ B1 X2 ]# Z( q& [
1.设计输入。
" u8 `. S, F) H2.前仿真(功能仿真)。6 G4 {  T, L0 a9 m7 c+ R) L, b
3.设计编译(综合)。
* k# _: ~6 P" @( X1 ^4.优化。
: X% D4 P& q3 k; {# y5.布局布线。
+ m* Y: q5 E! }$ `2 @6.后仿真(时序仿真 )。1 Z3 ^: n. R1 P  q
7.生产。

该用户从未签到

3#
发表于 2023-3-3 15:03 | 只看该作者
用Verilog或VHDL编写代码。然后功能仿真,设计的电路必须在布局布线前验证电路功能是否有效。

该用户从未签到

4#
发表于 2023-3-3 15:12 | 只看该作者
设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程,即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
! P/ [; a& U! H- r9 o对于上述综合生成的网表,根据布尔方程功能等效的原则,用更小更快的综合结果代替一些复杂的单元,并与指定的库映射生成新的网表,这是减小电路规模的一条必由之路。
/ [  o6 g# T9 B( f( d( C

该用户从未签到

5#
发表于 2023-3-3 15:16 | 只看该作者
需要利用在布局布线中获得的精确参数再次验证电路的时序。布线和后仿真完成之后,就可以开始ASCI或PLD芯片的投产
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-5 08:59 , Processed in 0.125000 second(s), 23 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表