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时序分析包含哪些? 

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1#
发表于 2023-3-2 14:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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时序分析包含哪些? # K* O% A! g  k' M

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2#
发表于 2023-3-2 15:00 | 只看该作者
四种时序路径:3 Z% i2 r' u6 G  R8 ~( r) J9 ]2 I& e
1.外部输入端口到内部寄存器的路径。
& `- F5 `' q- o' `/ C2.内部寄存器之间的时序路径。; f- j; L* i* e4 x
3.内部寄存器到外部端口的时序路径。
, u& g8 B$ `- g$ C4 u# p0 q4.输入到输出的组合路径。

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3#
发表于 2023-3-2 15:46 | 只看该作者
时序约束主要包括周期约束,偏移约束,静态时序路径约束三种。 通过附加时序约束可以综合布线工具调整映射和布局布线, 使设计达到时序要求。

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4#
发表于 2023-3-2 16:20 | 只看该作者
附加时序约束策略:先附加全局约束,然后对快速和慢速例外路径附加专门约束。
. w4 H) X5 w: ]5 @  a7 p* d# z1)附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组,对分组附加周期约束,然后对 FPGA/CPLD 输入输出 PAD 附加偏移约束、对全组合逻辑的PAD TO PAD 路径附加约束。; \! o- {( m5 ?7 F" X" g
2)附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。
  J% B: I7 n' N5 F- R9 `还没有设计经验,理解先附加全局约束后附加专门约束,以及全局约束中怎么附加偏移约束。

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5#
发表于 2023-3-2 16:36 | 只看该作者
约束的作用:
# i5 f" v0 _1 i2 O4 \1)提高设计的工作频率(减少了逻辑和布线延时);% A/ r& T0 u/ y- c' h9 B8 V
2)获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)0 G' T2 }' ]* J0 Q
3)指定 FPGA/CPLD 的电气标准和引脚位置。
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