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时序分析包含哪些? 

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发表于 2023-3-2 14:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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时序分析包含哪些? 
2 t8 F& Q& l: v( ?! P) ]& k

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2#
发表于 2023-3-2 15:00 | 只看该作者
四种时序路径:
  |8 Y# y2 r: i7 Q/ c, y1.外部输入端口到内部寄存器的路径。" J! h4 G; y6 S8 O6 D
2.内部寄存器之间的时序路径。6 ^6 N4 ^! K% c! ?! d
3.内部寄存器到外部端口的时序路径。( p4 r  K( l2 ]+ T5 j: H' ]  h4 w- ^
4.输入到输出的组合路径。

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3#
发表于 2023-3-2 15:46 | 只看该作者
时序约束主要包括周期约束,偏移约束,静态时序路径约束三种。 通过附加时序约束可以综合布线工具调整映射和布局布线, 使设计达到时序要求。

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4#
发表于 2023-3-2 16:20 | 只看该作者
附加时序约束策略:先附加全局约束,然后对快速和慢速例外路径附加专门约束。# o* q5 k7 H' y' l+ c: e" J( U; O( L
1)附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组,对分组附加周期约束,然后对 FPGA/CPLD 输入输出 PAD 附加偏移约束、对全组合逻辑的PAD TO PAD 路径附加约束。. Q2 @/ ^4 O  X3 R* p9 Q0 M& j
2)附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。
4 i6 x3 ]. n" A# P8 L! ]还没有设计经验,理解先附加全局约束后附加专门约束,以及全局约束中怎么附加偏移约束。

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5#
发表于 2023-3-2 16:36 | 只看该作者
约束的作用:
1 |7 \6 l$ G5 g: }/ h- b& k( n1)提高设计的工作频率(减少了逻辑和布线延时);
& x7 G' ^) h, \. d, X( F' C2)获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)) y7 s  z. |2 M  C
3)指定 FPGA/CPLD 的电气标准和引脚位置。
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