写出决定最大时钟的因素，同时给出表达式。

STGing

给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q，还有clock的delay，写出决定最大时钟的因素，同时给出表达式。

Maskman

T+Tclkdealy>Tsetup+Tco+Tdelay。
3 J# \9 E2 w. _7 s# ?& VThold>Tclkdelay+Tco+Tdelay。

Dollche

时钟频率是根据数据流入系统后在输出端出现的速率,许多因素都会影响系统的最大时钟频率。