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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
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给了reg的setup,hold时间，求中间组合逻辑的delay范围。

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STGing

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1#
发表于 2023-1-12 10:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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给了reg的setup,hold时间，求中间组合逻辑的delay范围。+ h6 e. Z+ y& A  w# _" `& d( R

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RGB_lamp

该用户从未签到
2#
发表于 2023-1-12 11:12 | 只看该作者
Delay < period - setup – hold 

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zhi_hui_zhou

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3#
发表于 2023-1-12 13:29 | 只看该作者
FF2的setup time检查的是从FF1来的信号传输至FF2时是否有足够的setup time，使FF2的clk信号到来时，读取的信号是正确的。

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