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如何解决亚稳态?

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发表于 2023-1-10 10:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如何解决亚稳态?在FPGA设计和电路设计中。
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2#
发表于 2023-1-10 11:28 | 只看该作者
亚稳态是指触发器无法在确定时间达到确定的状态,进而导致逻辑错误。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何 时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触 发器级联式传播下去。

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3#
发表于 2023-1-10 13:59 | 只看该作者
亚稳态本质是因为时序不满足。3 m) d; y" m5 V& \9 a5 k) A
在同步电路中:1、可以切分逻辑减小组合逻辑的时间(采用流水线设计);
0 x+ l; Y8 |/ {& q2 ?1 Z2 R# X1 t                     2、换用更快的DFF;; r+ @; @: A& G6 g. L9 `3 g' V1 U
                     3、改善时钟质量,使用边沿变化更快的时钟信号;
) m+ ~4 S" Z$ v* d2 b- [$ l: T7 p! S1 H                     4、降低时钟频率;7 H" C* B8 x# z8 k1 H. P
在异步电路中:可采用两级同步,防止亚稳态传播

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4#
发表于 2023-1-10 14:08 | 只看该作者
关键是器件使用比较好的工艺和时钟周期的裕量要大。
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