如何解决亚稳态？

STGing

如何解决亚稳态？在FPGA设计和电路设计中。

Dollche

亚稳态是指触发器无法在确定时间达到确定的状态，进而导致逻辑错误。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何 时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触 发器级联式传播下去。

zhi_hui_zhou

亚稳态本质是因为时序不满足。
' J- I1 o/ Z. M& e  M, s5 I在同步电路中：1、可以切分逻辑减小组合逻辑的时间（采用流水线设计）；
                     2、换用更快的DFF；
                     3、改善时钟质量，使用边沿变化更快的时钟信号；
                     4、降低时钟频率；
( \5 A5 b# H6 T+ M在异步电路中：可采用两级同步，防止亚稳态传播

架海梁心

关键是器件使用比较好的工艺和时钟周期的裕量要大。