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fpga 中时钟源引脚清零引脚输入引脚是那些？

TA的每日心情

	开心 2022-1-29 15:03

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[LV.1]初来乍到

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发表于 2023-1-9 13:55 | 只看该作者回帖奖励

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FPGA 中时钟源引脚清零引脚输入引脚是那些？

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TA的每日心情

	开心 2022-1-29 15:04

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[LV.1]初来乍到

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发表于 2023-1-9 15:08 | 只看该作者

使用FPGA时，时钟接在专门的时钟引脚上，资料上会说哪个是始终引脚（始终引脚会有多个，一般用一个就够了）。芯片资料上上还会说那些事IO引脚，这些IO引脚既可以当做输入引脚用，也可以当做输出引脚用，它们是双向的。

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TA的每日心情

	奋斗 2022-1-21 15:15

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[LV.1]初来乍到

3^#

发表于 2023-1-9 15:17 | 只看该作者

不同的FPGA不一样呀。这个要看器件手册才能知道。而且一般的FPGA的时钟源比较固定，只指全局时钟输入，清零引脚一般也用全局时钟。其它的管脚除了电源和地以及配置脚，都可以做为输入脚，当然，全局时钟输入也可以做为输入脚。

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