CPLD与FPGA的专用时钟引脚区别？

aid4her

有人告诉我如果时钟没从专用的管脚进入，则不能走全局时钟网络。但今天我突然发现我的MAX II里的两个时钟在硬件上都没从专用的时钟管脚输入，但布线的时候还是走了全局网络，其中的3、4就是。是不是cpld资源少，所以没关系？

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hfiwioq

时钟从专用引脚进FPGA，有专门的走线直接进GCLK驱动，如果不走专用引脚进，也可以进，但是要经过其他走线资源，增加延时。一般建议走专用引脚，这样延时小，而且延时固定，这个在高速系统里很重要。

we_happiness

在多时钟系统里就需要用到多个时钟引脚啊！所谓的时钟引脚其实就是一个输入驱动器，因为时钟需要驱动的电路多，负载大，又需要延时小，所以需要大的驱动能力。芯片提供的几个全局时钟引脚没有区别，可以随便选择用，方便pcb走线就可以了。