这段verilog代码是不是有问题啊，仿真波形错误啊？

mengzhuhao · 发表于 2007-11-21 20:45

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

是一个关于流水线方式实现的8位全加器
从书上抄的一个例子：
module pipeline(cout,sum,ina,inb,cin,clk);

output [7:0] sum;
output cout;
input [7:0] ina;
input [7:0] inb;
input cin,clk;
reg [7:0] tempa,tempb,sum;
reg tempci,firstco,secondco,thirdco,cout;
reg [1:0] firsts,thirda,thirdb;
reg [3:0] seconda;
reg [3:0] secondb;
reg [3:0] seconds;
reg [5:0] firsta,firstb,thirds;

always @(posedge clk)
      begin
         tempa=ina;
         tempb=inb;
         tempci=cin;
      end

always @(posedge clk)
      begin
         {firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci;
         firsta=tempa[7:2];
         firstb=tempb[7:2];
      end

always @(posedge clk)
      begin
         {secondco,seconds}={firsta[1:0]+firstb[1:0]+firstco,firsts};
         seconda=firsta[5:2];
         secondb=firstb[5:2];
      end

always @(posedge clk)
      begin
         {thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};
         thirda=seconda[3:2];
         thirdb=secondb[3:2];
      end

always @(posedge clk)
      begin
         {cout,sum}={thirda[1:0]+thirdb[1:0]+thirdco,thirds};
      end

endmodule
自己写了一个激励文件：
`timescale 10ns / 1ns
module pipeline_tb;

//Internal signals declarations:
wire cout;
wire [7:0]sum;
reg [7:0]ina;
reg [7:0]inb;
reg cin;
reg clk;
parameter dely=10;

// Unit Under Test port map
pipeline UUT (
      .cout(cout),
      .sum(sum),
      .ina(ina),
      .inb(inb),
      .cin(cin),
      .clk(clk));

always #(dely/2)clk=~clk;

initial
      begin
         clk=0;
         cin=0;
         ina=8'b0;
         inb=8'b0;
         #(dely*1000) $finish;
      end

always #(10*dely) cin=$random;

always #(10*dely) ina=$random;

always #(10*dely) inb=$random;

initial
      $monitor($realtime,,"ps %h %h %h %h %h %h ",cout,sum,ina,inb,cin,clk);
endmodule
但是仿真出来的波形明显不对啊

langhuamin · 发表于 2007-11-22 13:28

就是中间那组数据有一位算错了。估计是连续进位的问题。

[ 本帖最后由 langhuamin 于 2007-11-23 08:31 编辑 ]

mengzhuhao · 发表于 2007-11-23 08:58

原帖由 langhuamin 于 2007-11-22 13:28 发表 ! z8 |. W# V% u+ F
就是中间那组数据有一位算错了。估计是连续进位的问题。

问题是，为何第一个进位正确，而后面的两个进位就错误了？这属于什么问题？

langhuamin · 发表于 2007-11-23 12:28

据猜测，程序可能有问题。
{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};PCB

其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，

导致最高进位出现问题。

此属推断，待验证。。。

可以尝试先将second[2:0]＝seconda[1:0]+secondb[1:0]+secondco;

再{thirdco,thirds}={second[2:0],seconds};

不过我这边现在没装这个工具软件。。。

[ 本帖最后由 langhuamin 于 2007-11-23 18:40 编辑 ]

langhuamin · 发表于 2007-11-24 11:54

回去试了一下，确实如此。
而且程序段可以作以下简化：

reg [8:0]ins;

always @(posedge clk)
  begin
   tempa<=ina;
   tempb<=inb;
   tempci<=cin;
end
always @(posedge clk)
begin
   ins=tempa+tempb+tempc;
   {cout,sum}={ins};
end

mengzhuhao · 发表于 2007-11-24 21:22

原帖由 langhuamin 于 2007-11-24 11:54 发表 6 G$ M: o2 z; @' \$ `
回去试了一下，确实如此。% `. C- ~7 T) L; F8 X
而且程序段可以作以下简化：# [' C' S( W- Z; O5 e3 P

. b' r, a7 c  g) ^6 M, h/ R! j# |; @* v' ~' m, O
reg [8:0]ins;! d1 g. g4 s, @9 l

& T7 v4 O- d8 a: ~" ]( Walways @(posedge clk)
" P! v: Q# b6 n  o" d( E  begin
. j1 T/ Z$ U* O# v: A- ?5 v    tempa

虽然没错
这样的代码综合出来比流水线效率低
综合出来用的器件也多哈
呵呵

mengzhuhao · 发表于 2007-11-24 21:25

原帖由 langhuamin 于 2007-11-23 12:28 发表 " |# P: I2 H$ k+ x
据猜测，程序可能有问题。
, M! l: }/ g. `4 Z+ @7 @{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}CB5 O9 x( [* z$ H. C3 z
6 F: @# I' B# E4 P% R

5 k5 ?* |7 E5 O: L# @) K4 h其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，
" u0 C5 P: u2 \1 ?% _$ Z
T+ S+ ~0 U. p. \导致最高进位出现问题 ...

这个问题我也注意到了
但问题在于为何第一也是这样的效果为何就有进位变化
而只有后面的两个有错误？

不知道是否与verilog语言本事有关系？

我自己试了试
如何在加之前先把2位的值赋值给一个3位的值
这样就能保证赋值间的位数一样
这样进位的值就不会丢失了

langhuamin · 发表于 2007-11-24 22:05

原帖由 mengzhuhao 于 2007-11-24 21:25 发表
/ C7 l' }8 X3 Q, v0 a% k" O3 O5 h( x, C
这个问题我也注意到了, \& v) D: [+ j' g% q4 j( Q5 P Y
但问题在于为何第一也是这样的效果为何就有进位变化* V" W, L! L8 x% ^( P0 p7 `/ e1 v, `
而只有后面的两个有错误？9 Z. p( |% C3 X0 E7 r) |+ l' c& Q: u4 f

( @, s" R( _0 ]' ?不知道是否与verilog语言本事有关系？
( R( v; C2 t2 G( Y* `/ o. Z) m$ Y/ [* s8 v: P
我自己试了试
$ w9 _( I& s8 [) k/ S$ G" x2 N如何在加之前先把2位的值赋值给一个3位的值
9 `8 ^# S9 ^' F4 M! h( e这样 ...

也可以说是verilog本身的原因吧，
因为这里{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}
并不是将右边计算完后得出的数据直接放入{thirdco,thirds}中的，
这里{}＝{};在次序上是先将里面的算完得出运算结果(这时已经确定位数)，然后再把结果作＝处理。分两步进行。
本质上与second[2:0]＝seconda[1:0]+secondb[1:0]+secondco；不一样。
一开始我也想到“在加之前先把2位的值赋值给一个3位的值”，这个方法和我说的那个原理类似。PCB

langhuamin · 发表于 2007-11-24 22:09

原帖由 mengzhuhao 于 2007-11-24 21:22 发表 6 O5 U; E) G; Y
: m# s/ z; |9 @
虽然没错
- \6 e" g% c! {$ Y这样的代码综合出来比流水线效率低
4 H+ h: Z$ k$ ~% `- b! I1 w综合出来用的器件也多哈4 w, K0 K# F+ ?- |/ t
呵呵

呵呵，这个我倒没考虑过

mengzhuhao · 发表于 2007-11-25 21:52

原帖由 langhuamin 于 2007-11-24 22:09 发表
0 [/ O/ K! U5 Q5 w8 x: s. ^
( o! F+ ^0 m/ D3 J- [) v' q! Y+ f, E7 N7 N
0 ]" T+ p5 J/ ~+ U1 X3 K. d2 U
呵呵，这个我倒没考虑过

你可以参看一些教程里面的综合结果实例对比

代码不同效率不一样虽然结果相同

langhuamin · 发表于 2007-11-26 10:43

嗯好的,有机会会多去看看的.呵呵

帐号		自动登录	找回密码
密码			注册

这段verilog代码是不是有问题啊，仿真波形错误啊？

EDA365欢迎您登录！

浏览过的版块

推荐内容 /1