xilinx FPGA 的时钟管理模块是什么，V5和V6有什么区别？

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xilinx FPGA 的时钟管理模块是什么，V5和V6有什么区别？

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Virtex-5 时钟管理模块CMT能提供非常灵活的高性能时钟控制。每个 CMT 包含两个 DCM
" ]5 O8 t# A4 n* q2 [( Q* `和一个 PLL。DCM位于 CMT 模块当中。每个 CMT 模块包含两个 DCM 和一个 PLL。
5 [) @! l! T! x4 \) C$ Z4 S- i. }Virtex-6 时钟管理模块CMT做了改变，包括2个混合模式时钟管理（ two Mixed-Mode Clock
  M& ^. a& g* x$ n5 nManagers ）简称MMCM。MMCM是由PLL组成，这个结构类似Virtex-5 FPGAs 增强功能。

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Xilinx的FPGA中有两个底层单元DCM和PLL构成了时钟管理模块（CMT）。
DCM（Digit Clock Manager）基于DLL，但是它消除了零时钟偏移，消除时钟分配延迟。它由DFS，DPS，DSS，DLL四部分构成。

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内部V5有DCM和PLL；V6只有PLL。（DCM性能不如PLL）
Rocket还有它们各自独立的几十倍的PLL。
1 [3 P  S9 u3 z* H. Q9 m5 q& t' Z9 o外部晶振应该使用Xilinx推荐的芯片。