FPGA工作时使用的时钟信号该从哪个口入

whatever_

就像单片机一样，跑程序时需要外部提供晶振时钟信号才能工作，那么FPGA工作时哪个脚提供的时钟信号才是他工作时需要的时钟呢？FPGA有好几个全局时钟信号输入口（CLK0-CLK7），我同时给好几个时钟，哪一个才是他工作时的时钟，有默认的吗（例如说接CLK0的时钟信号才是他工作时需要的时钟信号）？
) ]" W6 M  M6 g! K/ R

duhe3hfu

FPGA的强大之处就是你可以把你的顶层模块中的信号任意指定于几乎是任意的管脚。当然时钟信号最好还是从专用的时钟管脚输入以保证最小的时延，也就是你所说的CLK0-CLK7。你的晶振接入任意一个时钟信输入口都可以，只要你在pin planner中把你在程序中的变量分配给对应的时钟管脚即可。

whatever_

duhe3hfu 发表于 2022-11-29 14:55
FPGA的强大之处就是你可以把你的顶层模块中的信号任意指定于几乎是任意的管脚。当然时钟信号最好还是从专用 ...

5 w: ~; l- H& d# _# H那FPGA执行一条指令的时间由谁来决定呢，也就是说他的一个机器周期怎么算
( c7 @+ g* I( F例如：
process(clk)
begin
2 g. V2 l7 B7 q/ f! U4 Gif clk'event ang clk='1' then
( B; t+ z6 [/ V, W0 K8 \: Q.......
6 m2 s. I# Y& I3 W/ g* a" Lend if;
, y4 s0 ]2 h! Z! p6 j! G- R1 Send process;
* J: E- E& C; t# G5 \FPGA内部执行一条if语句的时间是多少由谁来控制
2 Z/ H6 e) v$ X- L" u0 ^

duhe3hfu

从你的程序来看，就是clk的时钟来决定的啊，你不是希望每次clk的上升沿都执行一次后面的程序么。
只要你的clk别快得离谱，FPGA会保证它每个上升沿都能执行完一遍的，它没有单片机DSP那种机器周期的概念，你可以把它看成一堆与非门组成的数字电路，当然你输入给个数，输出就会有个数，中间只会有些ns量级（和中间经过的门的数量有关）的门延迟而已。
不过你的clk要是频率过高，逻辑又比较复杂，就可能得到错误输出。

we_happiness

看你的配置，在程序设计的过程中，有引脚分配的步骤，你外部有几个晶振时钟呢，如果一个的话，查找电路图，找到外部晶振信号接入FPGA芯片的引脚。假如FPGA的23引脚是时钟接入的，那么你在引脚配置的时候，只需要将23引脚分配给程序中的时钟即可，这样外部时钟就可以控制了。

peerless2021

FPGA不像单片机，可以有多个时钟。
* {/ o3 f( \6 w& T4 G% `比如 编程中
  v3 K2 [$ G) y: palways@(posedge clk1)
...
always@(posedge ck2)
...
' S. q2 o3 S5 B8 t4 I! G等等，实现不同部分不同频率处理。所以他没有所谓的默认时钟，每一个模块 每一个同步处理代码都是需要你自己制定用哪个时钟的。