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关于FPGA的全局时钟和局部时钟的问题

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  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

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    1#
    发表于 2022-11-28 13:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    目前在做一个项目,涉及到FPGA的全局时钟和局部时钟问题,开始整个系统的时钟是是利用BUFR产生的,因为我们外部时钟是448MHZ,系统的时钟是112M,利用BUFR的4分频功能,产生系统时钟112M,导致ISE在产生bit文件的时候,一直MAP有错误,后来换成ISE的时钟核来产生112MHZ,就不存在这个错误了,但是问题是用核来产生时钟,时钟存在抖动,系统性能不好,请问各位大神,可以用BUFR+BUFG来产生全局时钟吗,这样,时钟性能也好,也可以成为全局时钟。/ v" c& m$ H' |  F7 c

    该用户从未签到

    2#
    发表于 2022-11-28 15:00 | 只看该作者
    1、BUFR时钟只能驱动本bank和上下相邻的bank,所以你布局出错
    : I& s8 ]+ o3 S7 d! v2、例化的时钟核,里面其实也例化了BUFG,所以可以通过
    + d5 F" y# w7 ]* T3、MMCM带有锁相功能,会较小时钟抖动,优化时钟质量;把带宽设为optimized
    ; |1 k" a  S( `4、改变外部时钟的质量才是根本的解决办法。

    点评

    我用例化的时钟核,改成optimized一样是时钟质量不好,目前使用的全局时钟是BUFR+BUFG,可以通过,没有错误,而且时钟质量很好,以前在ISE12.2上,使用核来产生的时钟,时钟质量都是很好的,换到ISE14.2上,时钟质量  详情 回复 发表于 2022-11-28 15:09
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
     楼主| 发表于 2022-11-28 15:09 | 只看该作者
    we_happiness 发表于 2022-11-28 15:003 K: R& l  ~- o& L& n
    1、BUFR时钟只能驱动本bank和上下相邻的bank,所以你布局出错
    $ }% K* ^* P. E5 d; f% a2、例化的时钟核,里面其实也例化了BUFG,所 ...

    ) a$ f$ _+ U* b- r& M& v% |2 Y我用例化的时钟核,改成optimized一样是时钟质量不好,目前使用的全局时钟是BUFR+BUFG,可以通过,没有错误,而且时钟质量很好,以前在ISE12.2上,使用核来产生的时钟,时钟质量都是很好的,换到ISE14.2上,时钟质量就不好了
    ( [0 l4 ]# ^) ]; K

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    4#
    发表于 2022-11-28 15:13 | 只看该作者
    新的软件不一定比旧版的好,哪个软件设计的效果最好就用哪个的。一般新软件就是针对新器件加了支持。

    该用户从未签到

    5#
    发表于 2022-11-28 15:25 | 只看该作者
    bank内部,局部时钟比全局时钟更优秀,skew更小
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