关于FPGA的全局时钟和局部时钟的问题

whatever_

目前在做一个项目，涉及到FPGA的全局时钟和局部时钟问题，开始整个系统的时钟是是利用BUFR产生的，因为我们外部时钟是448MHZ，系统的时钟是112M，利用BUFR的4分频功能，产生系统时钟112M，导致ISE在产生bit文件的时候，一直MAP有错误，后来换成ISE的时钟核来产生112MHZ，就不存在这个错误了，但是问题是用核来产生时钟，时钟存在抖动，系统性能不好，请问各位大神，可以用BUFR+BUFG来产生全局时钟吗，这样，时钟性能也好，也可以成为全局时钟。
% N, M  s4 f; c5 Z9 P  g' F

we_happiness

1、BUFR时钟只能驱动本bank和上下相邻的bank，所以你布局出错
0 L, g- J% _+ u2、例化的时钟核，里面其实也例化了BUFG，所以可以通过
% m  O2 |: h: B1 m& X: J3、MMCM带有锁相功能，会较小时钟抖动，优化时钟质量；把带宽设为optimized
) W) J8 e2 B1 p, E: K4、改变外部时钟的质量才是根本的解决办法。

whatever_

we_happiness 发表于 2022-11-28 15:00
8 ]. ~. E  e7 ?) U; R+ A/ X  m' P1、BUFR时钟只能驱动本bank和上下相邻的bank，所以你布局出错
' \, I) d8 P* V6 b6 X2、例化的时钟核，里面其实也例化了BUFG，所 ...

我用例化的时钟核，改成optimized一样是时钟质量不好，目前使用的全局时钟是BUFR+BUFG，可以通过，没有错误，而且时钟质量很好，以前在ISE12.2上，使用核来产生的时钟，时钟质量都是很好的，换到ISE14.2上，时钟质量就不好了
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we_happiness

新的软件不一定比旧版的好，哪个软件设计的效果最好就用哪个的。一般新软件就是针对新器件加了支持。

aid4her

bank内部，局部时钟比全局时钟更优秀，skew更小