怎么样在fpga ——verilog语言 并发过程中对一个变量两次赋值

A_Wait

怎么样在FPGA ——verilog语言 并发过程中对一个变量两次赋值？如： always(....) ......... q<=q+1;...... 第二个always (,,,)........q<=q-1;......
* _" {1 V3 |) A5 S2 j我知道这个是错误的，但是怎么样改正呢应该？

( Y: H1 x" |5 K- C$ T
9 c7 h( t4 Z" p0 |

whatever_

//我经常用这一招：将q定义成两个变量，一个是q_W，一个是q_R。
6 v1 ?4 F+ r) K$ S) d//他俩互异代表真，相同代表假。
2 l( U8 a$ |* R. V+ R/ a3 A# w6 d  K/ ualways（...）
0 X$ U# M& [: [/ O& ?q_W <= ((q_W ^ q_R) + 1) ^ q_R;
always（...）
3 |. R8 }3 `9 eq_R <= ((q_W ^ q_R) - 1) ^ q_W;
  b' v4 m5 p" {. |$ X//读取改变量q的时候要使用（q_W ^ q_R）。

aid4her

同一个变量不能在多个进程中进行赋值，否则编译器会报错，你可以这样写：
2 O: K( i4 {0 w* Salways @（*）
begin
if ----
* c0 U# N: I$ D4 Eq<=q+1;
else
q<=q;
end

fuu65iwi

找个中间变量，再找个使能信号最后再做个选择

replace

可以在同一个always块里面赋值啊。为什么要两个？