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怎么样在fpga ——verilog语言 并发过程中对一个变量两次赋值

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1#
发表于 2022-11-22 11:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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怎么样在FPGA ——verilog语言 并发过程中对一个变量两次赋值?如: always(....) ......... q<=q+1;...... 第二个always (,,,)........q<=q-1;......3 j. U( K7 c+ y* o
我知道这个是错误的,但是怎么样改正呢应该?
3 w! t  r* S  }, V, ]& h& `+ S: p( W2 F- q& q

9 G, X9 \+ A6 p/ z- i* v# J
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    [LV.1]初来乍到

    2#
    发表于 2022-11-22 13:14 | 只看该作者
    //我经常用这一招:将q定义成两个变量,一个是q_W,一个是q_R。
    & X9 f  e- d' Z2 o//他俩互异代表真,相同代表假。
    2 h" c/ X. }) a! ~9 l3 N/ S3 {always(...)1 Z0 d% K( B( @8 J  H( N; b
    q_W <= ((q_W ^ q_R) + 1) ^ q_R;5 i$ o8 |; Y' K
    always(...)
    6 N; ]$ f- `& r: n8 c) m1 G! _q_R <= ((q_W ^ q_R) - 1) ^ q_W;( E, F. v* d0 I( r
    //读取改变量q的时候要使用(q_W ^ q_R)。

    该用户从未签到

    3#
    发表于 2022-11-22 13:22 | 只看该作者
    同一个变量不能在多个进程中进行赋值,否则编译器会报错,你可以这样写:4 [6 Q0 {# U; [. Q2 \" d$ q
    always @(*)$ n8 \2 T% s, J" P9 g( x" F6 W
    begin( r& m0 r+ d. n& }! l
    if ----. H5 t6 o1 `* C' O5 D1 T+ V
    q<=q+1;
    7 D' P! {2 x7 v: w/ G5 I1 \" welse
    0 F$ V0 p+ T0 u6 Q# N: ]5 K. \! g+ Jq<=q;6 s2 a$ K. Q- y; W
    end

    该用户从未签到

    4#
    发表于 2022-11-22 13:29 | 只看该作者
    找个中间变量,再找个使能信号最后再做个选择
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    [LV.1]初来乍到

    5#
    发表于 2022-11-22 13:31 | 只看该作者
    可以在同一个always块里面赋值啊。为什么要两个?
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