怎么样在fpga ——verilog语言 并发过程中对一个变量两次赋值

A_Wait

怎么样在FPGA ——verilog语言 并发过程中对一个变量两次赋值？如： always(....) ......... q<=q+1;...... 第二个always (,,,)........q<=q-1;......
我知道这个是错误的，但是怎么样改正呢应该？
3 w! t  r* S  }, V, ]& h& `

9 G, X9 \+ A6 p/ z- i* v# J

whatever_

//我经常用这一招：将q定义成两个变量，一个是q_W，一个是q_R。
& X9 f  e- d' Z2 o//他俩互异代表真，相同代表假。
2 h" c/ X. }) a! ~9 l3 N/ S3 {always（...）
q_W <= ((q_W ^ q_R) + 1) ^ q_R;
always（...）
6 N; ]$ f- `& r: n8 c) m1 G! _q_R <= ((q_W ^ q_R) - 1) ^ q_W;
//读取改变量q的时候要使用（q_W ^ q_R）。

aid4her

同一个变量不能在多个进程中进行赋值，否则编译器会报错，你可以这样写：
always @（*）
begin
if ----
q<=q+1;
7 D' P! {2 x7 v: w/ G5 I1 \" welse
0 F$ V0 p+ T0 u6 Q# N: ]5 K. \! g+ Jq<=q;
end

fuu65iwi

找个中间变量，再找个使能信号最后再做个选择

replace

可以在同一个always块里面赋值啊。为什么要两个？