由 FPGA 产生 16 个 27M 的时钟输出, 这样做驱动会不会有问题？

STGing

准备使用 XCV50 FPGA, 前面有 16 个模块, 本来每个模块都须要一个 27M 的时钟,为了达到同步, 初步设想外部接一个 27M 时钟, 最后由 FPGA 产生 16 个 27M 的时钟输出, 这样做驱动会不会有问题？
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big_gun

可能的方法是将 27MHz输入时钟传递给 DLL. DLL 输出驱动多重 OBUF. 用这种方法可以创建输入时钟的多个副本，以驱动板子上的其它组件. 实际上, 不需要 16 个 OBUF, 因为每个 OBUF 都可以驱动几个负载. 请注意, 虽然 DLL 输出能驱动多个 OBUF, 但只有那个向 DLL 提供反馈的 OBUF 可以完全对称（deskewed）的. 也可以在 DLL 的输出量上添加 MAXSKEW 限制, 以最小化 OBUF间的偏斜. 因为 27MHz 相对比较慢, 所以问题不大.
关于 DLL 的使用, 请参考XAPP132 的应用手册.

Dollche

可以使用ODDR来产生时钟频率

风吹过后

用CLK由BUFG驱动以后，直接连接到某个具有时钟输入能力的管脚（CC管脚。
这是一种比较常见的错误