找回密码
 注册
关于网站域名变更的通知
查看: 228|回复: 3
打印 上一主题 下一主题

由 FPGA 产生 16 个 27M 的时钟输出, 这样做驱动会不会有问题?

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2022-11-21 10:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
准备使用 XCV50 FPGA, 前面有 16 个模块, 本来每个模块都须要一个 27M 的时钟,为了达到同步, 初步设想外部接一个 27M 时钟, 最后由 FPGA 产生 16 个 27M 的时钟输出, 这样做驱动会不会有问题?1 A$ @9 d$ A& i0 z! j

该用户从未签到

2#
发表于 2022-11-21 11:05 | 只看该作者
可能的方法是将 27MHz输入时钟传递给 DLL. DLL 输出驱动多重 OBUF. 用这种方法可以创建输入时钟的多个副本,以驱动板子上的其它组件. 实际上, 不需要 16 个 OBUF, 因为每个 OBUF 都可以驱动几个负载. 请注意, 虽然 DLL 输出能驱动多个 OBUF, 但只有那个向 DLL 提供反馈的 OBUF 可以完全对称(deskewed)的. 也可以在 DLL 的输出量上添加 MAXSKEW 限制, 以最小化 OBUF间的偏斜. 因为 27MHz 相对比较慢, 所以问题不大.5 X1 s3 o" j4 T/ m, G, k+ q6 V% a
关于 DLL 的使用, 请参考XAPP132 的应用手册.

该用户从未签到

3#
发表于 2022-11-21 13:17 | 只看该作者
可以使用ODDR来产生时钟频率

该用户从未签到

4#
发表于 2022-11-21 13:39 | 只看该作者
用CLK由BUFG驱动以后,直接连接到某个具有时钟输入能力的管脚(CC管脚。
" t9 F: N% H/ T, n' Q- W6 ?' J7 |这是一种比较常见的错误
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-5 14:16 , Processed in 0.125000 second(s), 23 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表