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FPGA中没有复位信号,可以使用PLL的locked作为系统的复位信号吗

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    [LV.1]初来乍到

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    1#
    发表于 2022-11-14 11:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    复位信号主要是完成上电时寄存器的初始化,但是locked信号可能出现抖动,或者系统在运行过程中PLL出现unlocked的情况,这会影响到系统的运行啊,这个复位不是想要的,有没有什么好的办法可以解决这个问题呢?8 q, W' T8 Q8 u- |0 x# m
    我用的是cyclone 3系列FPGA
    % A6 W& x7 W+ L  O5 N
  • TA的每日心情
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    [LV.1]初来乍到

    2#
    发表于 2022-11-14 13:10 | 只看该作者
    如果你的PLL是全局时钟的话,这个方法没有问题,这也是一种常用方法。
      u4 J; G" o" z( E+ k另外,对寄存器初始化,利用异步复位即可。

    点评

    那利用异步复位什么意思,异步复位信号又从哪来?你能给我详细讲点吗? 还有就是通过PLL的locked作为复位信号是与时钟对齐的还是不对齐的  详情 回复 发表于 2022-11-14 13:17
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    [LV.1]初来乍到

    3#
     楼主| 发表于 2022-11-14 13:17 | 只看该作者
    replace 发表于 2022-11-14 13:10
    * _' n8 U, s2 ^, D) X如果你的PLL是全局时钟的话,这个方法没有问题,这也是一种常用方法。4 Y! I  ]' o2 @. e/ G# {5 v
    另外,对寄存器初始化,利用异步复 ...
    6 E- T" ~5 L" |# Y4 W5 v* R
    那利用异步复位什么意思,异步复位信号又从哪来?你能给我详细讲点吗?
    6 L0 v$ E2 y# A. L% ^' z/ d还有就是通过PLL的locked作为复位信号是与时钟对齐的还是不对齐的
    ) c" v! }2 t8 x" @) H" R
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    [LV.1]初来乍到

    4#
    发表于 2022-11-14 13:25 | 只看该作者
    always@(posedge clk or posedge reset) begin
    . s" p/ p. ]% g' Z  if(reset)% f; l2 n7 c; @& s+ X% ^9 i
        reg_signal <= 'b0;; {' Q. D2 ?1 c7 U) Y2 ?
      else
    ' d0 [( R9 b- i# ^5 g  I/ R. w1 r: j# v    reg_signal <= xxx;; s% S$ H& M8 B$ x1 z
    end
    ' _8 x+ M) r- i1 M( E; j' W这种就是异步复位,利用异步复位对reg_signal赋初值0。( `* ?/ O) V" C8 v) w

    / b! a% [8 Z% C# ?& MPLL锁定前该时钟一般是不使用的,PLL锁定后(locked为高) 该时钟才可以使用。所以无所谓对齐不对齐。一般性,采用全局钟PLL的locked信号(或取反)作为全局复位信号,来给所有寄存器赋初始值。
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