FPGA中没有复位信号，可以使用PLL的locked作为系统的复位信号吗

dream123

复位信号主要是完成上电时寄存器的初始化，但是locked信号可能出现抖动，或者系统在运行过程中PLL出现unlocked的情况，这会影响到系统的运行啊，这个复位不是想要的，有没有什么好的办法可以解决这个问题呢？
我用的是cyclone 3系列FPGA
' W/ \; s2 |$ _! h5 ~

replace

如果你的PLL是全局时钟的话，这个方法没有问题，这也是一种常用方法。
: R2 N! m4 o2 U另外，对寄存器初始化，利用异步复位即可。

dream123

replace 发表于 2022-11-14 13:10
& K+ Q, }* ]- S' |3 }如果你的PLL是全局时钟的话，这个方法没有问题，这也是一种常用方法。
9 ?9 |0 _4 j4 w+ @另外，对寄存器初始化，利用异步复 ...

那利用异步复位什么意思，异步复位信号又从哪来?你能给我详细讲点吗？
还有就是通过PLL的locked作为复位信号是与时钟对齐的还是不对齐的

replace

always@(posedge clk or posedge reset) begin
! K- e5 Y- p+ g. R2 H  if(reset)
! M# P( t9 ^& b6 g  Q8 j    reg_signal <= 'b0;
+ K) |( X6 x) L+ p/ \0 ]: \  else
    reg_signal <= xxx;
# J: e+ N( l5 [6 s& k$ Dend
, x7 Z: {" @0 e4 Q6 Q. F这种就是异步复位，利用异步复位对reg_signal赋初值0。

PLL锁定前该时钟一般是不使用的，PLL锁定后（locked为高） 该时钟才可以使用。所以无所谓对齐不对齐。一般性，采用全局钟PLL的locked信号（或取反）作为全局复位信号，来给所有寄存器赋初始值。