FPGA中没有复位信号，可以使用PLL的locked作为系统的复位信号吗

dream123

复位信号主要是完成上电时寄存器的初始化，但是locked信号可能出现抖动，或者系统在运行过程中PLL出现unlocked的情况，这会影响到系统的运行啊，这个复位不是想要的，有没有什么好的办法可以解决这个问题呢？
我用的是cyclone 3系列FPGA

replace

如果你的PLL是全局时钟的话，这个方法没有问题，这也是一种常用方法。
$ ~' o( ]" }& u5 D. {5 C& A  o8 J另外，对寄存器初始化，利用异步复位即可。

dream123

replace 发表于 2022-11-14 13:10
如果你的PLL是全局时钟的话，这个方法没有问题，这也是一种常用方法。
+ A; u1 x) G$ g: _; D  k8 K另外，对寄存器初始化，利用异步复 ...

! g" i, g" P$ ~0 w那利用异步复位什么意思，异步复位信号又从哪来?你能给我详细讲点吗？
1 k  r3 U3 U6 U还有就是通过PLL的locked作为复位信号是与时钟对齐的还是不对齐的

replace

always@(posedge clk or posedge reset) begin
7 z& l8 y4 f* q- D+ ]( Y  if(reset)
# a3 A) O4 Z# q  M/ w- @    reg_signal <= 'b0;
  else
    reg_signal <= xxx;
1 Q0 |- c1 w, P6 w. Oend
这种就是异步复位，利用异步复位对reg_signal赋初值0。

PLL锁定前该时钟一般是不使用的，PLL锁定后（locked为高） 该时钟才可以使用。所以无所谓对齐不对齐。一般性，采用全局钟PLL的locked信号（或取反）作为全局复位信号，来给所有寄存器赋初始值。