噪声导致CPLD工作不正常？

nocturne

最近打样了一块PCB，回来焊接以后，通过给cpld供电编程产生所需两路波形以后，待波形稳定输出不到一分钟，其中一个波形的噪声开始变大，然后两路信号变低电平无输出。
CPLD所需主时钟为恒温晶体所产生，恒温晶体由开关电源隔离产生的5V电压所供电，压控端由DAC输出的电压所控制。5V电压后接两级LC滤波电路，硬件好像都没问题，但是CPLD为什么会出现这样的现象呢？求解答。
6 Q) I8 j8 D" I3 o. c

unfaithful2021

EMP240T100C5是altera的ram型CPLD，不能按照传统的CPLD编程习惯了来。必须按照FPGA的习惯。
7 `- k" H0 @+ D" O0 p也就是说，你必须少用组合逻辑，尽量使用时序电路。同时必须解决电源的滤波问题，这类型的cpld对电源的稳定性要求不低。

I_believe

1、确定CPLD晶振输出有没有问题，毕竟是2层板，虽然你晶振上处理的很不错，还是有点担心
1 G& l& U! N4 O1 W- Y0 D2、有可能是CPLD 综合出来的时序不正确，确保逻辑正确
& e) _6 K1 [' H7 Y8 B7 D, L3、输出波形的路径上面需要排除问题

we_happiness

虽然我没想到LZ的CPLD为什么会出现这种情况，但是作为被动接收器件的GPS肯定是不会发射电磁干扰的。GPS功耗比较大，开启时造成电源轨道塌陷是有可能的，加强GPS电源和其他大电流耗电电路的去耦应该会有用。

hfiwioq

问题主要集中在电源上，当外部干扰表现在电源上，就会影响CPLD内部逻辑输出，同时还需要考虑IO参考电压，这个被干扰了，时钟就无法准确被读取，也会引起内部逻辑结果错误。