ISE 综合时，能用一个LUT替代深度不大于16位的移位寄存器吗？

STGing

Xilinx Virtex 架构中，每个对照表(LUT)，都能够设置成为具有可编程深度(最多为 16)的移位寄存器。
# L6 c/ F4 ~2 U可否理解为，在写设计的时候，如果设计了一个深度不大于16位的移位寄存器，ISE 综合时就会用一个 LUT 来替代它？

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zhi_hui_zhou

大多数综合工具，例如 Synplify Pro 和Xilinx XST，都能根据源代码中的移位寄存器SRL16E来推断 LUT。
即使是深度大于16的情况，此类工具也能够推断出多 SRL16E，从而实现移位寄存器。
利用此功能的另一种途径，是在原代码中例示一个 SRL16E。详细说明可以参考 Xilinx ISE 软件包中的库指南。

big_gun

LUT作为移位寄存器配置时，要注意，delay的时钟节拍和LUT地址配置之间的关系！

Maskman

LUT资源分两种（准确来说应该是SLICE分两种）
M和L的区别要记得，同时也能看出作为SLICEM功能还是很多的，如果全拿来作分布式RAM太浪费了，当需要的RAM比较大的时候，可以考虑使用BlockRam。

Dollche

写代码时，能想到FPGA这些小结构的组成，将代码与结构契合度更紧密一些，无论是资源使用还是时序，都能得到非常明显地改善！