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采用FPGA解决通信接口问题
5 Y. q2 F8 G* K# l/ k, W; A3 m) B/ e8 M' p- R" M# F$ G/ Z- U9 r
i& X" E+ p+ r
为通信系统器件所提供的接口技术种类繁多,令人困惑。设计者应根据所需功能
0 m! v, X& C# f) U8 _; V7 B% S: Y选择器件,采用FPGA解决当中的接口和互用性问题。
/ t* l2 O# o" Q- L3 {
! `5 n! ~$ D$ i- p0 g8 y$ n引言
# W2 T' [3 T I% u& t 在过去两年里,用于消除IC、电路板和系统之间数据传输瓶颈的接口标准层出不8 q8 X2 c4 z3 w, r4 i% r( K# c8 ]
穷,本文将考评通信应用标准部件的某些最流行的标准,并研究众多新标准出现的原$ X( B* \' k: J& ^, ~7 C( V) ~
因,此外还探讨设计者可如何解决互用性的难题。9 X/ |5 }7 c" @" ?
新兴接口标准综述
" q9 {4 H6 m% o& |3 S 如果查看一下典型通信系统的结构,可以看出很多元件都需要相互进行通信。为
1 S7 t; Z; O1 W- i% |* k满足数据通道中各种元件的不同需求,因而出现了各种不同的接口标准。要了解各种) G3 H# w% q7 e V
接口的优缺点,就需要查看元件本身及每个元件所发生的通信类型。这里将从光电接
B7 t! V `( x8 Z' L6 l8 V, f口开始,然后逐一介绍内部元件,直至交换架构(switch fabric)。
* Z3 l) d! i9 }" n
9 m" G! `/ f K1 va.与串并行转换器相连的光电器件
, p) I7 V8 i$ X3 v/ x7 U3 L0 J 在高速光纤通信系统中,传输的数据流需要进行格式转换,即在光纤传输时的串; N0 u" ~# B5 [1 W& g4 d
行格式及在电子处理时的并行格式之间转换。串化器-解串器 (一般被称作串并行转换
% w5 ~9 U# z& ]' u8 P器) 就是用来实现这种转换的。串并行转换器与光电传感器间的接口通常为高速串行 ^: j# M% O" I* p: U( D9 n, w7 T/ m
数据流,利用一种编码方案实现不同信令,这样可从数据恢复嵌入的时钟。视乎所支1 S2 r6 \/ x3 ?3 p: S$ H
持的通信标准,该串行流可在1.25Gb/s (千兆以太网)、2.488Gb/s (OC-48 /
# X+ ^0 D/ Y3 uSTM-16)、9.953Gb/s (OC-192 / STM-64) 或10.3Gb/s (10千兆以太网)条件下传输。
# V" V# r5 U( |2 _* u$ A i
" p7 e1 W4 f% Y5 l8 R" u! Qb.串并行转换器至成帧器接口% p, i; n8 x- T* i- r
在Sonet / SDH的世界中,光纤中的数据传输往往采用帧的形式。每帧包括附加信/ k+ N+ Q. E$ n5 [
息(用于同步、误差监视、保护切换等)和有效载荷数据。传输设备必须在输出数据中
/ H2 @$ l( C F加入帧的附加信息,接收设备则必须从帧中提取有效载荷数据,并用帧的附加信息进0 s: [8 u4 o8 n8 O$ ~- E6 p0 W% w5 i- v
行系统管理。这些操作都会在成帧器中完成。
: i, C' \8 ?9 \7 k4 m8 ?% t 由于成帧器需要实现某些复杂的数字逻辑,因而决定了串并行转换器与成帧器间. N; _1 }- S# ]- t8 P0 \2 n6 R
所用的接口技术,采用标准CMOS工艺制造的高集成度IC。目前的CMOS工艺不能支持
! G" {: k' I: N9 I6 N2 s% ~8 y10Gb/s串行数据流(尽管很多人认为未来的CMOS工艺可以实现此项功能),因此串并行# O, m/ @# n& n, p4 f
转换器与成帧器间需要并行接口。目前最流行的选择是由光网络互联论坛 (Optical
2 Q, H6 |; L: s: g2 m) VInternetworking Forum) 开发的SFI-4,该接口使用两个速度达622Mb/s的16位并行数
( J3 l( c6 m) K( d I据流(每个方向一个)。SFI-4与目前很多新兴接口一样,使用源同步时钟,即时钟信号
( }9 h- u! P9 h8 a1 v, I与数据信号共同由传输器件传输。源同步时钟可显著降低时钟信号与数据信号间的偏
4 j5 S1 ]" w3 f7 s& j移,但它不能完全消除不匹配PCB线路长度引起的偏移效应。16个数据信号和时钟信号
$ ]1 f& a1 c: W( `1 D2 {. C6 r均使用IEEE-1593.6标准LVDS信令。该接口仅需在串并行转换器与成帧器间来回传输数
& { ^% y. H0 w3 b据,距离较短,因此无需具备复杂的流控制或误差检测功能。# j3 }! |0 b3 N* B* A8 X
以太网中也存在类似接口。在10千兆以太网PHY的物理编码子层(PCS)与物理介质
8 U" c. B. f; L3 k1 x+ p; V+ O连接(PMA)层之间,IEEE-802.3ae规范提供了一种被称作XSBI的接口。这种"10千兆16
2 [0 C4 ]6 u- |- Y位接口"在每个方向都具有16位并行数据流及源同步时钟。数据和时钟均使用+ h" x3 j) ~/ A9 \, M# q& l9 }; y
IEEE-1593.6标准LVDS信令。数据通道使用64b/66b编码方案,其时钟频率为644MHz。* l/ w/ E6 |' j' u) k
该10千兆以太网规范使用串行接口连接MAC(介质访问控制)层和PHY(物理)层。这+ Q/ V! l: l0 T/ @# F# i8 C
个被称作XAUI的接口,也被称为"10千兆连接单元接口",这是一种使用四通道的串行
3 _9 C, d- t' n4 t" F3 P接口,每个通道传输2.5Gb/s有效载荷数据,8b/10b编码使每个通道的比特率高达! g6 a# n7 l f; F+ o; k9 U: [
3.125Gb/s。该接口一般用于连接MAC和包含PHY及光器件的独立模块。根据几家制造商+ ^7 M+ W+ w0 l2 o1 y; e4 m8 m, P# R
的多源协议开发的Xenpak光模块使用XAUI接口。后文还将提到XAUI也用于系统背板。% x9 a3 q Z; @8 ]0 j0 x/ A' M
2 ~. l7 J( O# z9 |c.成帧器与网络" f2 f4 O5 O# h y% L; D6 z6 ~# N! E
处理器
) e' R+ ~% e6 z- I5 c, S ^及其它元件间的接口 成帧器与网络处理间传输的数据可代表很多不同的数据流。$ I# l3 u7 Z; p. t" ^
Sonet/SDH帧中包含的. i/ I T( l) m& q% @2 N
附加数据表明数据有效载荷中每个数据流的位置,该信息需要在成帧器与网络处理器
3 J2 R: j. m$ e; g: l及相关器件间传输,如分类引擎和流量管理器。此外,网络处理器和相关器件还实现1 b1 ~1 N9 T$ n5 K# g9 A0 i
各种复杂的任务,如数据包传向交换芯片的时序安排,管理数据包内容以确保没有非
$ u* ~: V5 j. u- ] b' S法数据进入网络,以及测量带宽以便特定应用或用户享有优先权。由于这些任务很复
5 d4 u5 _6 i" M1 G4 e杂,因此需要在成帧器与网络处理器间实施流控制方案。8 D) c; X$ k P0 W* k- b3 }
成帧器、网络处理器与相关器件间通常使用的接口包括Utopia接口、POS-PHY接
9 z- b; \/ ~( ?' m$ ~/ D口、SPI接口和Flexbus接口。每个接口的后缀为 "level X",其级别表明标称数据速
. F5 `; x3 u i, ~率。Level 2即指每个方向的数据速率为622Mb/s,Level 3为2.488Gb/s,level 4为5 d9 T- P8 Z3 F, V% W
9.953Gb/s,Level 5为39.8Gb/s。因此POS-PHY Level 4的标称带宽为9.953Gb/s。, Y& J( \; Y2 r4 v2 X3 g& p' I
Utopia接口是为包含固定长度ATM单元的数据流而设计的。Utopia的规范由ATM论坛颁+ d P1 Y1 e8 K9 Y: L
布。
0 Y& b$ F* |8 t* c& b4 F7 t POS-PHY接口 (Sonet物理层上的包) 由PMC-Sierra和Saturn开发,很多特性与
8 m& l' m% Y. [# @Utopia接口相同,有一项改进功能值得注意,即POS-PHY能满足不同长度数据包的需3 l/ X6 k3 ?/ v
要,而Utopia只适用于固定单元长度。这表明POS-PHY接口是为无需ATM层,即可在
9 [5 k+ P8 O4 r% E4 ?7 T+ ~4 @Sonet/SDH传输层上直接传输长度变化的IP包的应用而设计的,因此被称作"Sonet上的
7 Y! W+ K- q$ Z# m; {7 o' Q数据包"。
) t! G6 Z* b1 A- v! f Flexbus接口由AMCC开发,可处理Sonet传输层上的变长度IP包。AMCC的Flexbus
: I6 v8 B8 s+ O; QLevel 4已获光网络互联论坛采纳,作为SPI Level 4 Phase 1(一般缩写1 h3 c+ A5 K9 b! H; S
为"SPI-4.1"),并已经作为业界标准规范发布。该规范在每个方向上提供64位并行点
1 L0 ~5 |! {6 X; w$ B+ c, p( q+ x至点数据通道,它使用HSTL class 1 I/O,源同步时钟频率为200MHz,还提供四分之
& ?. u3 N$ S3 s* ~一速率接口和16位并行数据通道。9 Q7 C" }5 N- {1 p$ n: L
POS-PHY Level 4也已经被光网络互联论坛采纳,命名为SPI Level 4 Phase 2
. `- j: n6 O: z' P: ]2 J9 G0 A(通常缩写为"SPI-4.2")。该接口具有采用IEEE-1593.6标准LVDS的16位并行数据通4 w. r# h7 z9 R/ ?* K* G/ Y
道,源同步双数据速率时钟频率最小为311MHz。SPI-4.2的许多应用则使用频率更高的
1 [3 z* h1 D4 x9 Z* D时钟,因为该接口除了传输数据有效载荷外,还传送包标签和路由信息。因此,设计9 k3 Q4 u5 X5 o
者常常采用SPI-4.2,每个信号对的数据速率高达840Mb/s,每个方向的累计带宽可达% `/ |8 c8 p5 Y/ i/ i/ z9 t
13.4Gb/s。! J {0 J9 x- X$ y, @. m
尽管SPI-4.2是为Sonet上数据包而开发,它已被通信业的其它应用所采纳。作为能
4 V- k2 i( F' m& u6 M2 P+ o支持多数据流而且每个数据流中都具有流控制的灵活接口,它可用作10G以太网的有效) m% \& l- b8 U, S" W/ A
接口,还可用于存储区域网络(SAN)。目前市场上有各种采用SPI-4.2接口的新产品,
3 f g$ i0 M3 l& }还有一些产品正在开发之中,除了Sonet / SDH成帧器和网络处理器,还包括TCP 卸载* P% V( J% w* i! w6 b4 s l3 j5 x
引擎(TOE)和10G以太网MAC。
. \: C0 @9 B: _7 r
: s+ W% I I/ j) t' b) Xd.网络处理器与交换架构间的接口
/ l# T+ i8 q [0 Z 网络处理器与相关器件及交换架构间的接口有两种类型:一类为不需要在背板传. o* `9 \) M* m l2 ?* K
输数据的接口,另一类为需要在背板传输数据的接口。
7 h0 t$ l% C: o+ b* k 对于第一种接口,位于同一块电路板的网络处理器芯片组和交换架构间的接口可4 u7 |1 o( @$ P; F
用CSIX Level 1接口实现。该接口采用CSIX Level 1包格式,包括为交换架构提供路" k' W2 ^; y% z/ r: P* G
由指令的报头,以及用于误差检测及纠正的报尾,还包括数据载荷本身。控制CSIX规) @' h* f2 B* S5 F! W
范的网络处理器论坛将进一步完善该规范,增加从一个NPU芯片组通过交换芯片传至另5 \$ H0 h. P: ~; x* a+ y
个NPU芯片的额外指令。这将成为CSIX Level 2规范的最主要推进力。该规范还定义了
- E, e1 N- s* K每个方向中使用至多128个HSTL一类I/O的电气互连,其源同步时钟频率高达250MHz。
: a3 c6 |$ v- F4 ~5 tCSIX Level 1协议与CSIX Level 1电气规范无关,无论NPU芯片组和交换架构间的经由) A7 ?5 i, e( Y4 k+ X% k+ A
背板的通信采用何种电气标准,仍可使用CSIX Level 1协议。 Q# D) U' x' v# z, m% T: q
对于第二种接口,即NPU芯片组与交换架构间需要在通过背板通信,仍然可以使用' U( z7 D8 \+ s3 Y$ @
CSIX Level 1协议,但这种电气接口并不合适。信号将穿过连接器,从端口卡到达系+ D0 q9 c% R K( U7 W- _! Q
统背板,经过数英寸到达另一个连接器,然后进入交换卡。有诸多原因使得越来越多7 K9 `' {4 T+ M( H# ]1 q1 B- Z
的设计者选择具有嵌入式时钟的串行接口来实现这些连接。首先,串行接口可最大限度0 }" J. q; D- d+ t% P3 | a
地减少电路板与背板连接器的引脚数,从而可减小插拔力及对操作系统中电路板的, v. {' ~1 k8 m) p9 O4 c
可能损害。其二,在信号中嵌入时钟和数据的串行接口可完全避免时钟偏移问题。时. w/ @) Z% C! m7 H& V, Y
钟偏移是PCB中数英寸长的并口所面临的主要问题。其三,串行信号的背板设计者还可
2 ^; N$ R6 a: B5 ]& K% v提高传输速率,因为不存在时钟偏移,也就没有对未来性能的限制。; N/ c+ F; ^- G
被成功用作串行背板标准的接口是XAUI,它是为10千兆以太网开发的。该规范适. r' w" n$ H% [9 b
用于通道排列电路,无论四通道轨线长度是否匹配,符合XAUI的器件均能接收无误差, {: u x6 e1 `4 n# G" o# E; J; a
数据。该接口使用差分电流模式逻辑信令,它还采用交流耦合模式,允许电路板间的: S" h3 k3 G" ^
参考电压不同。/ ~9 N0 E$ b2 p, P" g7 s" v
; o2 K8 f! S) B* x6 N" j6 ^2 P
e.控制板接口
' m+ `) d% l7 M 目前本文所提到的接口都用于"数据通道",即数据从光纤传输介质到达交换架
( m j u: o7 Z ~3 M5 f构,然后返回光纤通道。但由于通信系统具有复杂的"控制板",负责统计数据收集、
: [6 O5 C4 K- h流量监视、系统管理及维护等功能,因此需要强大的处理能力运行软件以实现这些功' ?5 q3 v$ }" N, A5 n
能。这些构建控制板处理器的接口正如设想的那样,与数据通道的接口明显不同。数
6 G. Y2 m' r# K3 V2 }- g+ N据通道接口主要用于在两个器件间传输数据(即点对点链接),控制板接口则是与具有
. }1 z( s/ y0 U3 m* K @不同元件的一个或多个微处理器相连接: 背板收发器、DSP、数据板器件的控制端口5 `0 \) R" m* e$ P3 m& F4 w
等。实现这些灵活的互连需要完全不同类型的接口。# Y( P2 S" h, I/ d/ f7 N
这类系统过去都是围绕多点复接的中心总线构建的。实现PCI总线架构的32位/0 [* A4 t7 v5 H# i+ J, `6 Z$ U" b
33MHz及最近采用的64位/ 66MHz标准已经用于通信系统中。最近64位/ 133MHz PCI-X
( x! t+ q& a$ y3 v6 A) u9 L更用于高端服务器。但是,由于数据板处理的带宽已经增加,控制板的带宽也要提
* d. F' v ? b" i8 \/ ?" E高。很多设计者发现共享总线带宽不足以满足多个器件的需求。因此,出现一类新型
9 i( g4 g4 P' J4 o" U0 g3 E接口。8 Q2 T/ a3 b C" G# M
这类新接口采用点至点连接,用源同步时钟减少时钟偏移。差分信令可提高数据
# ?6 M* f. ~# z( ~1 e! M传输率,减少交换噪声和功耗。但真正的创新在于使用交换架构或通道器件,实现控
1 Q& N" k8 u7 X7 x: Y制应用中所需的多点互连。% n0 h: \, ?& s+ S) q& ]- y5 h2 V
已获得Motorola及RapidIO贸易联合会支持的RapidIO是使用交换架构实现点至点! ^ p9 v4 B/ o& F1 a4 \$ \
链接的接口。该接口的传输层规定数据如何封装在包中,每个包都具有数据源和目标/ |: p7 p3 @+ r7 x2 F' |
信息,交换架构将数据包送往合适的目的地。RapidIO在每个方向上提供8个或16个
7 A% z! k* ^1 c5 w位,采用250MHz至1.0GHz双数据速率。此外,串行RapidIO可使用具有8b/10b编码的1
6 u4 D: p5 V- _+ H o, p通道或4通道数据,嵌入时钟达3.125Gb/s,它还具有CML差分信令。Motorola已经推出" ^: y+ N+ s; j* D% D3 s
几种使用并行RapidIO的通信处理器。
q7 L E% T& l4 t' Y. t5 J" ? AMD及HyperTransport联盟开发的HyperTransport使用通道器件实现点至点链接。
( o% t3 |; _. h4 s3 k数据以包的形式传输,每个包均包括数据源和目标信息。接收数据的通道器件按照数
: n1 M+ J0 O; A$ E) a6 j据包报头确定是将数据传至链中的下一个器件,还是直接处理数据。目前的& h. }! ~: {' G5 N/ x- F6 N
HyperTransport规范需要宽度为2至16位的并行数据。未来规范可支持更高速率。PMC# X2 G" J2 v) ` E% R0 c; ]
Sierra和BroADCom已经为HyperTransport通信产品推出基于MIPS的处理器。" z& G7 x- R( ^3 k5 [4 o- D
PCI-SIG已经推出高速率PCI-X。它们使用与最初PCI-X相同的64位总线带宽,可支
. ?; E. s1 A1 L# {持双数据速率和四倍数据速率。PCI-X 533是速率最快的版本,最大总计带宽达* Z- ?$ ^6 m# C/ w" R
34.1Gb/s。
' a C3 Z1 i) h
* y, w5 y% F! H, {0 q解决接口冲突0 K/ t2 ]) Z) n. K# a# Y
设计工程师如何面对这些纷繁芜杂的接口标准。实际上,对于给定的设计情况,
- J4 W# `! Z1 C1 b- {2 ~0 f设计者选择接口的余地并不大。他们一般根据系统所需的成本及功能,选择合适的标, e6 p8 P% I6 ]6 o0 _0 ~ W
准产品。设计者必须选择最合适的器件。但这可能导致接口标准冲突,因为最好的标
( ]# u- s3 A+ {6 R) m B2 Y, K+ R准器件由于接口标准不兼容,会引起互用性问题。在这种情况下,设计者可如此选- }. O6 Q" g I0 i* n+ D& N, d
择:重新选择与接口兼容的标准器件,但可能会造成不能满足功能需要或系统的成本
) o* x5 l# v. [4 ?7 J" l5 @要求,或者使用桥接器件避开不兼容的接口。现在已经推出很多具有高性能接口IP及 a C" k! s# p3 y9 o
高速物理I/O的FPGA,可满足10Gb/s以上数据通道的通信系统的要求。' ^0 |9 j' q. U0 M j# L) H, n+ Z0 O8 b
Actel正在开发各种可编程逻辑器件,结合高级接口技术和最新推出的! I5 h: `$ b; s
Axcelerator系列高速FPGA架构。首款产品将具有速率高达3.125Gb/s的集成串并行转换器+ \! L6 q H( p
通道和硬连线物理编码子层,它们能自动处理XAUI和串行RapidIO所需的8b/10b编: E0 ]) }8 P8 f q4 ]# {
码和通道排列。这些器件还具有实现LVDS信令的高速通用I/O,可交互使用SPI-4.2、) x! v% ?( G+ O6 W0 f' k/ d
HyperTransport和并行RapidIO等接口标准。这些器件还将集成各种知识产权内核,以5 u+ l: W% p1 ]
便应用于要求苛刻的桥接产品。' }+ Q D2 K* u( g
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