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采用FPGA解决通信接口问题
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 为通信系统器件所提供的接口技术种类繁多,令人困惑。设计者应根据所需功能. z& P/ T" _+ w" u
 选择器件,采用FPGA解决当中的接口和互用性问题。) e3 E7 O  O5 ^7 ?+ w" d4 B: r
 
 # Y+ _1 N4 Y4 C' a" g# K9 Y引言( u) P. |5 c9 O( \  y# Y
 在过去两年里,用于消除IC、电路板和系统之间数据传输瓶颈的接口标准层出不
 ; L' l1 C. H0 {- W穷,本文将考评通信应用标准部件的某些最流行的标准,并研究众多新标准出现的原
 3 B/ |1 ~2 L9 y8 B- b- q因,此外还探讨设计者可如何解决互用性的难题。
 % q- u6 h# ?* w5 v# _5 {- S# s 新兴接口标准综述6 a: H- C. \' c- F( L
 如果查看一下典型通信系统的结构,可以看出很多元件都需要相互进行通信。为, o& g% k9 q3 Y  N
 满足数据通道中各种元件的不同需求,因而出现了各种不同的接口标准。要了解各种
 $ ]$ \: p/ f- t, c( r接口的优缺点,就需要查看元件本身及每个元件所发生的通信类型。这里将从光电接3 ^1 `$ I$ T) h" `3 i# }4 w' ]
 口开始,然后逐一介绍内部元件,直至交换架构(switch fabric)。
 0 |) J$ X( f. U
 0 G( {7 Z# P9 t+ x' k0 ~4 ca.与串并行转换器相连的光电器件3 e, ^- i) j8 \3 _5 ]
 在高速光纤通信系统中,传输的数据流需要进行格式转换,即在光纤传输时的串
 i# f5 y0 |1 F: \9 z行格式及在电子处理时的并行格式之间转换。串化器-解串器 (一般被称作串并行转换
 4 o* L( q- J+ `6 O$ g, V1 K器) 就是用来实现这种转换的。串并行转换器与光电传感器间的接口通常为高速串行: |. \1 r1 i$ R4 D
 数据流,利用一种编码方案实现不同信令,这样可从数据恢复嵌入的时钟。视乎所支% Z" k/ l, W7 T6 J2 [
 持的通信标准,该串行流可在1.25Gb/s (千兆以太网)、2.488Gb/s (OC-48 /' b8 z- I3 z% ?# T; }! J0 z0 ~
 STM-16)、9.953Gb/s (OC-192 / STM-64) 或10.3Gb/s (10千兆以太网)条件下传输。
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 b.串并行转换器至成帧器接口+ l  O% \$ x) U5 x2 A
 在Sonet / SDH的世界中,光纤中的数据传输往往采用帧的形式。每帧包括附加信! x# f/ j: j9 t" ]# l
 息(用于同步、误差监视、保护切换等)和有效载荷数据。传输设备必须在输出数据中% M5 O2 ~0 M+ r2 M
 加入帧的附加信息,接收设备则必须从帧中提取有效载荷数据,并用帧的附加信息进
 * f  |0 c* Z0 C% D行系统管理。这些操作都会在成帧器中完成。
 ; T7 C* j. Z, p$ P  由于成帧器需要实现某些复杂的数字逻辑,因而决定了串并行转换器与成帧器间. N' o2 A  {1 G
 所用的接口技术,采用标准CMOS工艺制造的高集成度IC。目前的CMOS工艺不能支持7 B8 {. P0 J0 K* r* b( h) `* I: f
 10Gb/s串行数据流(尽管很多人认为未来的CMOS工艺可以实现此项功能),因此串并行' k0 F8 k. O0 @& Y5 Q/ l
 转换器与成帧器间需要并行接口。目前最流行的选择是由光网络互联论坛 (Optical, N* r( ?3 \6 B4 q( w  [
 Internetworking Forum) 开发的SFI-4,该接口使用两个速度达622Mb/s的16位并行数
 ( G* e! l! D8 C1 h5 K& h/ J) W据流(每个方向一个)。SFI-4与目前很多新兴接口一样,使用源同步时钟,即时钟信号/ E! f' X" {% W
 与数据信号共同由传输器件传输。源同步时钟可显著降低时钟信号与数据信号间的偏
 3 B% |( v0 s, N# i8 t7 Z5 R移,但它不能完全消除不匹配PCB线路长度引起的偏移效应。16个数据信号和时钟信号
 1 ~! ^  W: E6 g* M均使用IEEE-1593.6标准LVDS信令。该接口仅需在串并行转换器与成帧器间来回传输数
 - n& C) D) [5 b) b5 c/ `据,距离较短,因此无需具备复杂的流控制或误差检测功能。" b8 K2 Q4 O! w, H4 _7 B- F
 以太网中也存在类似接口。在10千兆以太网PHY的物理编码子层(PCS)与物理介质
 2 \) b/ X7 U4 u( F连接(PMA)层之间,IEEE-802.3ae规范提供了一种被称作XSBI的接口。这种"10千兆162 H" S* V1 {  F. a
 位接口"在每个方向都具有16位并行数据流及源同步时钟。数据和时钟均使用
 $ s8 o( l9 o6 sIEEE-1593.6标准LVDS信令。数据通道使用64b/66b编码方案,其时钟频率为644MHz。0 |/ W3 N0 R& o" |: L8 ]; i4 z& c
 该10千兆以太网规范使用串行接口连接MAC(介质访问控制)层和PHY(物理)层。这
 - s! f$ v, |( |1 H" H个被称作XAUI的接口,也被称为"10千兆连接单元接口",这是一种使用四通道的串行- i8 N' P* }& W6 q) s5 W1 G& @+ A
 接口,每个通道传输2.5Gb/s有效载荷数据,8b/10b编码使每个通道的比特率高达
 & f+ ?' C. t8 S; t: w0 R3.125Gb/s。该接口一般用于连接MAC和包含PHY及光器件的独立模块。根据几家制造商
 + q2 I6 s9 @. G5 v) W2 H的多源协议开发的Xenpak光模块使用XAUI接口。后文还将提到XAUI也用于系统背板。8 K: B& u. E4 Z) @. ]
 
 s7 w* ~- V" v8 F% Dc.成帧器与网络
 / {+ c- W5 t6 x9 ]$ O处理器8 [$ N7 V3 {! e1 z9 ]
 及其它元件间的接口  成帧器与网络处理间传输的数据可代表很多不同的数据流。
 7 J6 ?; ], I6 pSonet/SDH帧中包含的
 . b9 p- q- G; s附加数据表明数据有效载荷中每个数据流的位置,该信息需要在成帧器与网络处理器6 `1 c& W7 ]) Q) m8 g5 e% D
 及相关器件间传输,如分类引擎和流量管理器。此外,网络处理器和相关器件还实现
 c0 p- ?( ~6 F" f各种复杂的任务,如数据包传向交换芯片的时序安排,管理数据包内容以确保没有非
 8 s+ T+ z+ J$ b9 [法数据进入网络,以及测量带宽以便特定应用或用户享有优先权。由于这些任务很复
 * Y" q; S# R4 c  ]" j/ d4 V# M8 z杂,因此需要在成帧器与网络处理器间实施流控制方案。+ u% w; C2 f$ J0 {3 j
 成帧器、网络处理器与相关器件间通常使用的接口包括Utopia接口、POS-PHY接/ a) Q& Z1 I* j; V7 F, H5 R
 口、SPI接口和Flexbus接口。每个接口的后缀为 "level X",其级别表明标称数据速
 1 V6 }% R: q% z; w7 ]; F: v. i率。Level 2即指每个方向的数据速率为622Mb/s,Level 3为2.488Gb/s,level 4为
 1 u  w% y4 l3 D& B) E' o9.953Gb/s,Level 5为39.8Gb/s。因此POS-PHY Level 4的标称带宽为9.953Gb/s。8 y0 x! N. b% Z3 x
 Utopia接口是为包含固定长度ATM单元的数据流而设计的。Utopia的规范由ATM论坛颁
 % S% B2 n( {3 S: O8 a+ F/ s布。/ e. f  p7 \4 Y3 _* h" E' _2 d
 POS-PHY接口 (Sonet物理层上的包) 由PMC-Sierra和Saturn开发,很多特性与9 p7 c/ E9 C# e* Y; x  b* e. S
 Utopia接口相同,有一项改进功能值得注意,即POS-PHY能满足不同长度数据包的需
 8 k. ?7 ~6 e. R5 {7 F要,而Utopia只适用于固定单元长度。这表明POS-PHY接口是为无需ATM层,即可在
 ! L' [4 c3 L4 L% H$ A* PSonet/SDH传输层上直接传输长度变化的IP包的应用而设计的,因此被称作"Sonet上的
 " R6 w; t$ ]- V  X. A数据包"。
 " A8 U6 I$ X2 ^! ^/ r" ^; L8 \  Flexbus接口由AMCC开发,可处理Sonet传输层上的变长度IP包。AMCC的Flexbus% {5 {' v, d5 n: C# B  S3 b' o
 Level 4已获光网络互联论坛采纳,作为SPI Level 4 Phase 1(一般缩写, w- ]: e( D, i
 为"SPI-4.1"),并已经作为业界标准规范发布。该规范在每个方向上提供64位并行点/ D: G/ g2 ]9 b0 L) X0 `2 F
 至点数据通道,它使用HSTL class 1 I/O,源同步时钟频率为200MHz,还提供四分之4 }* K( s) g0 u. u" D- G+ a- s
 一速率接口和16位并行数据通道。
 4 [" Y. [3 m- p8 q  POS-PHY Level 4也已经被光网络互联论坛采纳,命名为SPI Level 4 Phase 2% G! G/ x# _8 c, j; m
 (通常缩写为"SPI-4.2")。该接口具有采用IEEE-1593.6标准LVDS的16位并行数据通* r! r4 @0 I. l, t, e
 道,源同步双数据速率时钟频率最小为311MHz。SPI-4.2的许多应用则使用频率更高的
 ' G/ O- c: |. P3 ~& A+ A3 T; \6 M时钟,因为该接口除了传输数据有效载荷外,还传送包标签和路由信息。因此,设计* }# J9 _' V, Z% k+ e/ k  d% D2 t
 者常常采用SPI-4.2,每个信号对的数据速率高达840Mb/s,每个方向的累计带宽可达
 : j# l& @% n  e3 x13.4Gb/s。1 {4 t2 J1 g6 g( |, }
 尽管SPI-4.2是为Sonet上数据包而开发,它已被通信业的其它应用所采纳。作为能* E0 H5 ?/ G4 G: f
 支持多数据流而且每个数据流中都具有流控制的灵活接口,它可用作10G以太网的有效
 - k9 K% c' s# r/ a- T4 v/ \5 o, K接口,还可用于存储区域网络(SAN)。目前市场上有各种采用SPI-4.2接口的新产品,/ @$ B8 ^% K  j
 还有一些产品正在开发之中,除了Sonet / SDH成帧器和网络处理器,还包括TCP 卸载5 R2 Y6 m/ x; L& h2 q; p3 I
 引擎(TOE)和10G以太网MAC。0 s0 S, N6 J$ m0 _; z
 
 1 p9 h1 w. T0 ]4 \0 Bd.网络处理器与交换架构间的接口
 7 S1 n$ K( V4 y& f$ T# p  网络处理器与相关器件及交换架构间的接口有两种类型:一类为不需要在背板传3 F$ _* {/ Q/ }& s6 Q' ?( @$ i6 M
 输数据的接口,另一类为需要在背板传输数据的接口。$ g- ^$ r$ U4 F; C
 对于第一种接口,位于同一块电路板的网络处理器芯片组和交换架构间的接口可
 ( |7 b+ |2 \5 y用CSIX Level 1接口实现。该接口采用CSIX Level 1包格式,包括为交换架构提供路
 % E1 q2 h9 t0 Y' e; i由指令的报头,以及用于误差检测及纠正的报尾,还包括数据载荷本身。控制CSIX规
 / g! c  Y8 J8 F# a, U7 W范的网络处理器论坛将进一步完善该规范,增加从一个NPU芯片组通过交换芯片传至另% k2 X& x* l7 f" N) q
 个NPU芯片的额外指令。这将成为CSIX Level 2规范的最主要推进力。该规范还定义了
 6 C; B# K1 j& D" A; Q每个方向中使用至多128个HSTL一类I/O的电气互连,其源同步时钟频率高达250MHz。2 g6 J8 z# z2 f2 K; }
 CSIX Level 1协议与CSIX Level 1电气规范无关,无论NPU芯片组和交换架构间的经由
 ( Q0 _! W, b+ i1 H& x背板的通信采用何种电气标准,仍可使用CSIX Level 1协议。
 ! t* e$ q& ?% t8 K5 L8 k0 l7 J  对于第二种接口,即NPU芯片组与交换架构间需要在通过背板通信,仍然可以使用
 # T- }5 y) J! F9 l3 [CSIX Level 1协议,但这种电气接口并不合适。信号将穿过连接器,从端口卡到达系
 ! p5 M9 w5 r% p% Z& L# x6 ^统背板,经过数英寸到达另一个连接器,然后进入交换卡。有诸多原因使得越来越多( ^5 G8 l  q* F/ i: K
 的设计者选择具有嵌入式时钟的串行接口来实现这些连接。首先,串行接口可最大限度! E  H( E; u- j6 X5 F/ W
 地减少电路板与背板连接器的引脚数,从而可减小插拔力及对操作系统中电路板的4 n) z$ [7 D) {
 可能损害。其二,在信号中嵌入时钟和数据的串行接口可完全避免时钟偏移问题。时
 " Y1 r' A$ h  \8 a1 F  B, z钟偏移是PCB中数英寸长的并口所面临的主要问题。其三,串行信号的背板设计者还可
 * e2 z+ S2 @: n; `' r' v+ ?) ?提高传输速率,因为不存在时钟偏移,也就没有对未来性能的限制。
 " A1 ]0 V# l9 s1 r' [  被成功用作串行背板标准的接口是XAUI,它是为10千兆以太网开发的。该规范适
 0 k7 [, l! a3 L/ a: M用于通道排列电路,无论四通道轨线长度是否匹配,符合XAUI的器件均能接收无误差
 0 v- g; T* g( @8 z' g7 K数据。该接口使用差分电流模式逻辑信令,它还采用交流耦合模式,允许电路板间的$ D# C% E' o) r$ O
 参考电压不同。! K' F0 k- m3 B* S% p" v
 + K: b( `. ]7 a+ t5 R
 e.控制板接口1 ?) ?" r0 b  C6 F, t
 目前本文所提到的接口都用于"数据通道",即数据从光纤传输介质到达交换架
 5 j- k5 a& e/ [3 i* M* c! z" M构,然后返回光纤通道。但由于通信系统具有复杂的"控制板",负责统计数据收集、# T, E; k3 L2 t
 流量监视、系统管理及维护等功能,因此需要强大的处理能力运行软件以实现这些功
 3 Y, N- ~5 O! a8 y能。这些构建控制板处理器的接口正如设想的那样,与数据通道的接口明显不同。数
 : \* H% F$ H- V5 f3 B, Y" p5 v据通道接口主要用于在两个器件间传输数据(即点对点链接),控制板接口则是与具有8 W! z& l8 ~& R9 P% i
 不同元件的一个或多个微处理器相连接: 背板收发器、DSP、数据板器件的控制端口
 : Y+ s* Q$ }: f. `: ~等。实现这些灵活的互连需要完全不同类型的接口。6 C" U3 Q5 i+ \
 这类系统过去都是围绕多点复接的中心总线构建的。实现PCI总线架构的32位/
 2 \5 L& x$ H2 S) k* `$ c33MHz及最近采用的64位/ 66MHz标准已经用于通信系统中。最近64位/ 133MHz PCI-X
 3 }) t: J# f. G/ B- K2 M更用于高端服务器。但是,由于数据板处理的带宽已经增加,控制板的带宽也要提/ b: I8 P5 U8 |2 F
 高。很多设计者发现共享总线带宽不足以满足多个器件的需求。因此,出现一类新型& |6 o5 V: d1 L5 v
 接口。5 I0 w" j* m& C# T2 S9 C; C
 这类新接口采用点至点连接,用源同步时钟减少时钟偏移。差分信令可提高数据- `! l6 s$ i  M, V% o) j
 传输率,减少交换噪声和功耗。但真正的创新在于使用交换架构或通道器件,实现控
 ! a! Z: u) N0 |. F: P6 `制应用中所需的多点互连。! |- d7 G0 }( u7 x- @. D
 已获得Motorola及RapidIO贸易联合会支持的RapidIO是使用交换架构实现点至点
 1 O' P2 ?! P: p) _链接的接口。该接口的传输层规定数据如何封装在包中,每个包都具有数据源和目标3 n' g. I' g3 k* ^
 信息,交换架构将数据包送往合适的目的地。RapidIO在每个方向上提供8个或16个
 + I, y% k% e9 [9 |! V+ h位,采用250MHz至1.0GHz双数据速率。此外,串行RapidIO可使用具有8b/10b编码的10 ]) \/ _  u- J/ h# S
 通道或4通道数据,嵌入时钟达3.125Gb/s,它还具有CML差分信令。Motorola已经推出
 & U. d, r( W8 ~+ k% m几种使用并行RapidIO的通信处理器。
 + @% @7 ?* v" n4 N8 f/ K  AMD及HyperTransport联盟开发的HyperTransport使用通道器件实现点至点链接。  z) c( G$ K* y1 K2 G" l
 数据以包的形式传输,每个包均包括数据源和目标信息。接收数据的通道器件按照数+ e: f( q4 y3 t6 V$ o4 G! A
 据包报头确定是将数据传至链中的下一个器件,还是直接处理数据。目前的
 7 q4 M9 l- y# f" fHyperTransport规范需要宽度为2至16位的并行数据。未来规范可支持更高速率。PMC) u5 ]# n: `  N0 q8 k
 Sierra和BroADCom已经为HyperTransport通信产品推出基于MIPS的处理器。' z1 ?: {3 F: Z! y2 j
 PCI-SIG已经推出高速率PCI-X。它们使用与最初PCI-X相同的64位总线带宽,可支
 / }) f1 z9 I+ [7 v: o持双数据速率和四倍数据速率。PCI-X 533是速率最快的版本,最大总计带宽达
 / y, I- s; v7 [. G- \34.1Gb/s。
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 , G  y( B+ k, X+ ~7 ~解决接口冲突
 $ f- |) p  z$ H& _. v* S  设计工程师如何面对这些纷繁芜杂的接口标准。实际上,对于给定的设计情况,5 W! |  {- R( W
 设计者选择接口的余地并不大。他们一般根据系统所需的成本及功能,选择合适的标* a) d# e6 W7 M
 准产品。设计者必须选择最合适的器件。但这可能导致接口标准冲突,因为最好的标
 ! s* U) Y, \" F准器件由于接口标准不兼容,会引起互用性问题。在这种情况下,设计者可如此选
 8 S  _/ ~$ n$ O" \& n, `择:重新选择与接口兼容的标准器件,但可能会造成不能满足功能需要或系统的成本
 ! L# g4 m5 e' @4 U+ U  e  a$ [要求,或者使用桥接器件避开不兼容的接口。现在已经推出很多具有高性能接口IP及) r; c. C/ I& H% g. n
 高速物理I/O的FPGA,可满足10Gb/s以上数据通道的通信系统的要求。; p5 w) A2 B& b+ a+ K' K
 Actel正在开发各种可编程逻辑器件,结合高级接口技术和最新推出的
 0 W2 r9 }3 {9 y0 fAxcelerator系列高速FPGA架构。首款产品将具有速率高达3.125Gb/s的集成串并行转换器
 ) K0 z0 [9 J6 c/ |  ~, b通道和硬连线物理编码子层,它们能自动处理XAUI和串行RapidIO所需的8b/10b编
 ' p& T; I* q7 }( ^- x5 ^码和通道排列。这些器件还具有实现LVDS信令的高速通用I/O,可交互使用SPI-4.2、) B+ o" C- ~% f& y! J
 HyperTransport和并行RapidIO等接口标准。这些器件还将集成各种知识产权内核,以
 7 H0 l' `( w: J9 _- ^便应用于要求苛刻的桥接产品。5 f) {" Q5 A" A5 c* d# ]6 t% S
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