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采用FPGA解决通信接口问题

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发表于 2022-10-8 11:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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采用FPGA解决通信接口问题
# V% l+ C1 j# c( n# b8 X
1 H. g" [' r. r! G2 ^" [  I( s! m  u+ Y, m1 c
  为通信系统器件所提供的接口技术种类繁多,令人困惑。设计者应根据所需功能$ k7 `" d: B8 X1 Q6 B
选择器件,采用FPGA解决当中的接口和互用性问题。  U1 U& X- b; s4 B  E- ?0 m+ ?

( |" _" |! K3 _5 x引言; c: q8 J( a2 z  T
  在过去两年里,用于消除IC、电路板和系统之间数据传输瓶颈的接口标准层出不
! A+ U0 p! y# l穷,本文将考评通信应用标准部件的某些最流行的标准,并研究众多新标准出现的原
" x" ]- ]$ g; h8 H" P4 l) e因,此外还探讨设计者可如何解决互用性的难题。
. ~- g4 K5 D% h* z 新兴接口标准综述7 g% M7 C& A" D7 L( o3 m' o
  如果查看一下典型通信系统的结构,可以看出很多元件都需要相互进行通信。为" G" B& b7 O; F3 x- J, E" Z: F6 I$ D
满足数据通道中各种元件的不同需求,因而出现了各种不同的接口标准。要了解各种1 _% ^1 d1 I: h8 S
接口的优缺点,就需要查看元件本身及每个元件所发生的通信类型。这里将从光电接
% X7 }1 p: U! `7 z. \8 V& A口开始,然后逐一介绍内部元件,直至交换架构(switch fabric)。" p" ]4 {4 n/ B; b2 _( h8 q5 |

7 b8 P8 W5 Q# y+ l; K! f! xa.与串并行转换器相连的光电器件/ a0 V+ r0 X8 e) ?+ U5 @. k: G* P1 l) I
  在高速光纤通信系统中,传输的数据流需要进行格式转换,即在光纤传输时的串
! J$ d1 k/ ~9 h, `  S% s" }行格式及在电子处理时的并行格式之间转换。串化器-解串器 (一般被称作串并行转换, x0 G, T/ Y3 Q! z7 m- j
器) 就是用来实现这种转换的。串并行转换器与光电传感器间的接口通常为高速串行
! c* b5 U  V0 }数据流,利用一种编码方案实现不同信令,这样可从数据恢复嵌入的时钟。视乎所支0 [, |' l+ W! @: B) d& C- A+ d
持的通信标准,该串行流可在1.25Gb/s (千兆以太网)、2.488Gb/s (OC-48 /9 w7 p  H$ _3 L/ S& r* z, `+ `' o$ e
STM-16)、9.953Gb/s (OC-192 / STM-64) 或10.3Gb/s (10千兆以太网)条件下传输。
1 b: C6 }2 ^9 S$ F0 H$ M
7 Q9 g6 C) D, w$ O- X7 d9 _8 _b.串并行转换器至成帧器接口9 `2 z! J3 {- Y# Y7 H
  在Sonet / SDH的世界中,光纤中的数据传输往往采用帧的形式。每帧包括附加信- r' ]& p- E) q$ W) w9 R
息(用于同步、误差监视、保护切换等)和有效载荷数据。传输设备必须在输出数据中
. u* w6 W, P2 v; R, B; ]( p, V' J7 i1 P加入帧的附加信息,接收设备则必须从帧中提取有效载荷数据,并用帧的附加信息进
# W9 `# ~* p4 B  f; D& X行系统管理。这些操作都会在成帧器中完成。
* ~! N, ?  i, ]7 B  _8 j  由于成帧器需要实现某些复杂的数字逻辑,因而决定了串并行转换器与成帧器间1 m# R5 z  U: N2 S4 [2 w: B
所用的接口技术,采用标准CMOS工艺制造的高集成度IC。目前的CMOS工艺不能支持3 ~7 B; @+ c; a% L+ X7 v1 ]
10Gb/s串行数据流(尽管很多人认为未来的CMOS工艺可以实现此项功能),因此串并行! ^5 o% L& m7 ?" f# a( }
转换器与成帧器间需要并行接口。目前最流行的选择是由光网络互联论坛 (Optical
" r, z1 \! v% hInternetworking Forum) 开发的SFI-4,该接口使用两个速度达622Mb/s的16位并行数
, G3 u9 q6 o# X# ~据流(每个方向一个)。SFI-4与目前很多新兴接口一样,使用源同步时钟,即时钟信号
3 W3 Z! s/ Y# F' ~  R, q与数据信号共同由传输器件传输。源同步时钟可显著降低时钟信号与数据信号间的偏7 ~/ ~+ H& ]/ u) C: e( P! Z9 q& t- i
移,但它不能完全消除不匹配PCB线路长度引起的偏移效应。16个数据信号和时钟信号2 J5 M& V1 S: i- s- p
均使用IEEE-1593.6标准LVDS信令。该接口仅需在串并行转换器与成帧器间来回传输数
5 {& v( g+ K& |, Y据,距离较短,因此无需具备复杂的流控制或误差检测功能。
3 h% J- c5 N2 z' y; k  以太网中也存在类似接口。在10千兆以太网PHY的物理编码子层(PCS)与物理介质
  {) i& m3 y- S, M连接(PMA)层之间,IEEE-802.3ae规范提供了一种被称作XSBI的接口。这种"10千兆16' X' ]9 ?$ z& q/ F" d
位接口"在每个方向都具有16位并行数据流及源同步时钟。数据和时钟均使用& a. B4 B7 n( q8 U( ]/ V% Q
IEEE-1593.6标准LVDS信令。数据通道使用64b/66b编码方案,其时钟频率为644MHz。
+ |! Y0 X* }( u; V9 ~  该10千兆以太网规范使用串行接口连接MAC(介质访问控制)层和PHY(物理)层。这
: `& q% X7 C/ k; j7 R# I" c" `3 G个被称作XAUI的接口,也被称为"10千兆连接单元接口",这是一种使用四通道的串行
* d+ c) Y$ n8 q* `. N; h接口,每个通道传输2.5Gb/s有效载荷数据,8b/10b编码使每个通道的比特率高达
' v1 E2 V3 i9 {9 P' Z3.125Gb/s。该接口一般用于连接MAC和包含PHY及光器件的独立模块。根据几家制造商
# [! K* ^7 Q. m' B% D8 ]的多源协议开发的Xenpak光模块使用XAUI接口。后文还将提到XAUI也用于系统背板。0 R! l7 j4 w2 u* @* A6 e! C& p& B, [5 N

: g- [, l4 s: D( X+ vc.成帧器与网络
' n2 A6 S/ @+ J1 C  r3 W  P; u处理器, M1 l* j3 [; W/ i/ B* R
及其它元件间的接口  成帧器与网络处理间传输的数据可代表很多不同的数据流。( a) Q% [  W+ y4 @
Sonet/SDH帧中包含的6 w1 v9 K8 R5 p; h8 ]
附加数据表明数据有效载荷中每个数据流的位置,该信息需要在成帧器与网络处理器, T1 j5 w+ R7 a3 m% y( u
及相关器件间传输,如分类引擎和流量管理器。此外,网络处理器和相关器件还实现
: K+ Z$ g# ]- K7 K各种复杂的任务,如数据包传向交换芯片的时序安排,管理数据包内容以确保没有非
" u4 w0 M0 X6 z法数据进入网络,以及测量带宽以便特定应用或用户享有优先权。由于这些任务很复
* J5 K& f0 x9 X, d( K9 G杂,因此需要在成帧器与网络处理器间实施流控制方案。, t9 \3 P; |+ W. v" B- T& h# o5 I
  成帧器、网络处理器与相关器件间通常使用的接口包括Utopia接口、POS-PHY接: d' _* u0 y, {, \/ S
口、SPI接口和Flexbus接口。每个接口的后缀为 "level X",其级别表明标称数据速- O' u0 q0 L/ B
率。Level 2即指每个方向的数据速率为622Mb/s,Level 3为2.488Gb/s,level 4为$ ~. I9 P6 V, C- D
9.953Gb/s,Level 5为39.8Gb/s。因此POS-PHY Level 4的标称带宽为9.953Gb/s。. M  g/ @; p. N3 g: N8 |" F, ]% ~
Utopia接口是为包含固定长度ATM单元的数据流而设计的。Utopia的规范由ATM论坛颁
3 g) x/ ?7 h! }% L# f1 B* F布。
8 X! V/ H8 q& r; f( \% b9 ]; @; ~, N  POS-PHY接口 (Sonet物理层上的包) 由PMC-Sierra和Saturn开发,很多特性与
: ?4 m, K; V  k0 X) AUtopia接口相同,有一项改进功能值得注意,即POS-PHY能满足不同长度数据包的需! M( K& R# g& q! u, H
要,而Utopia只适用于固定单元长度。这表明POS-PHY接口是为无需ATM层,即可在
- h1 p0 U/ Z9 ?' b& pSonet/SDH传输层上直接传输长度变化的IP包的应用而设计的,因此被称作"Sonet上的1 I5 ?; o* O* H: h) P
数据包"。* q/ f3 Y. O' i
  Flexbus接口由AMCC开发,可处理Sonet传输层上的变长度IP包。AMCC的Flexbus
3 i# N  u- M7 k3 t( c9 b# w, PLevel 4已获光网络互联论坛采纳,作为SPI Level 4 Phase 1(一般缩写5 [2 g0 w- J: N5 u3 P# }: A# S& O
为"SPI-4.1"),并已经作为业界标准规范发布。该规范在每个方向上提供64位并行点
3 Z- [  F) B0 d至点数据通道,它使用HSTL class 1 I/O,源同步时钟频率为200MHz,还提供四分之$ @/ P( r. k! |
一速率接口和16位并行数据通道。
! L( P% W8 S' V, R, Y6 w6 A( q8 e1 W  POS-PHY Level 4也已经被光网络互联论坛采纳,命名为SPI Level 4 Phase 2
' @: M- D' F8 e& L(通常缩写为"SPI-4.2")。该接口具有采用IEEE-1593.6标准LVDS的16位并行数据通
1 @5 ^. {; o- W6 m道,源同步双数据速率时钟频率最小为311MHz。SPI-4.2的许多应用则使用频率更高的; A7 @% k9 d+ q( `: _% x. ]* B8 u
时钟,因为该接口除了传输数据有效载荷外,还传送包标签和路由信息。因此,设计2 |2 x; `* ?9 X- R+ B
者常常采用SPI-4.2,每个信号对的数据速率高达840Mb/s,每个方向的累计带宽可达/ c7 O% A! R- {! L: i
13.4Gb/s。: I' ^+ b5 T2 S( ~( t
 尽管SPI-4.2是为Sonet上数据包而开发,它已被通信业的其它应用所采纳。作为能) L6 L& P+ L3 T% V# m
支持多数据流而且每个数据流中都具有流控制的灵活接口,它可用作10G以太网的有效8 C- X" D5 @* W3 ~; A. V2 j
接口,还可用于存储区域网络(SAN)。目前市场上有各种采用SPI-4.2接口的新产品,
( W- N) M! @% o, X- H, Y还有一些产品正在开发之中,除了Sonet / SDH成帧器和网络处理器,还包括TCP 卸载7 M$ o6 X# r1 z5 [; m! |4 T
引擎(TOE)和10G以太网MAC。
; Y4 k* f: y; r/ C
  U" K  d, r6 d3 G" gd.网络处理器与交换架构间的接口
; v3 @. N) E4 Q! O! g$ S% n  网络处理器与相关器件及交换架构间的接口有两种类型:一类为不需要在背板传
. J) b: r0 L6 }4 L* ^: d+ P输数据的接口,另一类为需要在背板传输数据的接口。4 u) @1 y; z+ Z
  对于第一种接口,位于同一块电路板的网络处理器芯片组和交换架构间的接口可' F7 k) |$ f& O
用CSIX Level 1接口实现。该接口采用CSIX Level 1包格式,包括为交换架构提供路
/ ^' R5 |  f1 p$ B由指令的报头,以及用于误差检测及纠正的报尾,还包括数据载荷本身。控制CSIX规' l4 y. |& m& h8 N6 |! I
范的网络处理器论坛将进一步完善该规范,增加从一个NPU芯片组通过交换芯片传至另
4 U# ?3 O) ~3 M# `  g. {$ g/ `; B个NPU芯片的额外指令。这将成为CSIX Level 2规范的最主要推进力。该规范还定义了
% a- Q7 |- U2 A- f每个方向中使用至多128个HSTL一类I/O的电气互连,其源同步时钟频率高达250MHz。
, a* |% K! d) w3 f) B0 K. S" _CSIX Level 1协议与CSIX Level 1电气规范无关,无论NPU芯片组和交换架构间的经由3 X& J$ Q4 R4 l8 ~4 _% L
背板的通信采用何种电气标准,仍可使用CSIX Level 1协议。) T! R" H+ Y0 {4 O1 K
  对于第二种接口,即NPU芯片组与交换架构间需要在通过背板通信,仍然可以使用) Q4 n( Q" G. r3 G" M, w
CSIX Level 1协议,但这种电气接口并不合适。信号将穿过连接器,从端口卡到达系
1 o) k# W6 x1 L4 U统背板,经过数英寸到达另一个连接器,然后进入交换卡。有诸多原因使得越来越多* h2 `( r- x3 k
的设计者选择具有嵌入式时钟的串行接口来实现这些连接。首先,串行接口可最大限度8 L2 m: m$ L/ N2 }9 w/ K. U5 C
地减少电路板与背板连接器的引脚数,从而可减小插拔力及对操作系统中电路板的; J. W, }- E* {/ S8 S' ?, J
可能损害。其二,在信号中嵌入时钟和数据的串行接口可完全避免时钟偏移问题。时
& f9 @  R7 F$ x8 m钟偏移是PCB中数英寸长的并口所面临的主要问题。其三,串行信号的背板设计者还可- M. n. t( ~% B  J/ G$ r, Z$ g/ f
提高传输速率,因为不存在时钟偏移,也就没有对未来性能的限制。
! L2 v2 J4 V8 g7 H  被成功用作串行背板标准的接口是XAUI,它是为10千兆以太网开发的。该规范适
; V+ ?+ U/ q7 A5 `& r: c用于通道排列电路,无论四通道轨线长度是否匹配,符合XAUI的器件均能接收无误差
, v" Z$ S" B; U; }% w! K数据。该接口使用差分电流模式逻辑信令,它还采用交流耦合模式,允许电路板间的
  J- ]( n. a4 i8 L7 S( k参考电压不同。7 E" m5 p" _9 G9 {. c2 W* ~

, u% C: \( e: ^4 Z/ Le.控制板接口$ h+ ?, a, Q9 t, l$ a
  目前本文所提到的接口都用于"数据通道",即数据从光纤传输介质到达交换架
  p" ~) r5 s1 `: \8 l  m4 d' ?5 @构,然后返回光纤通道。但由于通信系统具有复杂的"控制板",负责统计数据收集、5 s2 R* V: h5 u) K7 C
流量监视、系统管理及维护等功能,因此需要强大的处理能力运行软件以实现这些功2 r' V$ V, l6 [
能。这些构建控制板处理器的接口正如设想的那样,与数据通道的接口明显不同。数
$ F0 }7 c+ ^$ I9 k* ?. q据通道接口主要用于在两个器件间传输数据(即点对点链接),控制板接口则是与具有
" e8 T. T! B/ V3 m! c8 x不同元件的一个或多个微处理器相连接: 背板收发器、DSP、数据板器件的控制端口8 }2 q7 v2 r* O7 q  n+ ?0 e
等。实现这些灵活的互连需要完全不同类型的接口。
  E5 R1 F% w" n7 M" R3 R$ p1 ?  这类系统过去都是围绕多点复接的中心总线构建的。实现PCI总线架构的32位/
2 |7 H( w' G  I7 l/ ]33MHz及最近采用的64位/ 66MHz标准已经用于通信系统中。最近64位/ 133MHz PCI-X
% u/ i$ N5 `9 t- K0 V更用于高端服务器。但是,由于数据板处理的带宽已经增加,控制板的带宽也要提
0 F  R; ~, M2 F$ W: z高。很多设计者发现共享总线带宽不足以满足多个器件的需求。因此,出现一类新型
8 @" E5 D6 V) `! E* O, I( `接口。& o. B0 h$ m( E  t2 k# p# |( m. S
  这类新接口采用点至点连接,用源同步时钟减少时钟偏移。差分信令可提高数据+ w% K, y9 {( I* q# A0 A
传输率,减少交换噪声和功耗。但真正的创新在于使用交换架构或通道器件,实现控
! _# s4 U' E* M" Z9 ]0 N制应用中所需的多点互连。0 D, ~/ E( k' n
  已获得Motorola及RapidIO贸易联合会支持的RapidIO是使用交换架构实现点至点  U" f( \+ l+ g; P# Q- v
链接的接口。该接口的传输层规定数据如何封装在包中,每个包都具有数据源和目标* f# O. k: @3 r
信息,交换架构将数据包送往合适的目的地。RapidIO在每个方向上提供8个或16个1 h  B1 O( @; l6 r
位,采用250MHz至1.0GHz双数据速率。此外,串行RapidIO可使用具有8b/10b编码的1
7 l! S! l" o- p通道或4通道数据,嵌入时钟达3.125Gb/s,它还具有CML差分信令。Motorola已经推出$ _# o  U! j* ?+ H
几种使用并行RapidIO的通信处理器。% i  O" f7 D& B9 G5 N" n3 O
  AMD及HyperTransport联盟开发的HyperTransport使用通道器件实现点至点链接。8 ^* s& _1 ]! p) x0 U  R6 P! `
数据以包的形式传输,每个包均包括数据源和目标信息。接收数据的通道器件按照数
( Y4 s, F4 T& v' I( M# K& ?据包报头确定是将数据传至链中的下一个器件,还是直接处理数据。目前的
7 X/ e' d, K- _5 e$ x/ OHyperTransport规范需要宽度为2至16位的并行数据。未来规范可支持更高速率。PMC& v9 ^# z# q1 x3 @: E7 X7 J
Sierra和BroADCom已经为HyperTransport通信产品推出基于MIPS的处理器。( s% a1 F) Z6 M. L
  PCI-SIG已经推出高速率PCI-X。它们使用与最初PCI-X相同的64位总线带宽,可支
, L+ \4 {- U( q. [; t- O% n持双数据速率和四倍数据速率。PCI-X 533是速率最快的版本,最大总计带宽达
. U0 q! U7 Q9 y. N! b34.1Gb/s。
. |# }  S' r  ?: g% D; d9 Y$ g8 a
/ l( C* m6 `" V6 a; R* H8 ?+ A解决接口冲突
" W* ]( W) v2 z& D) ^# W" C  设计工程师如何面对这些纷繁芜杂的接口标准。实际上,对于给定的设计情况,
/ F' {7 h- Z! ?& ^设计者选择接口的余地并不大。他们一般根据系统所需的成本及功能,选择合适的标
7 A6 @1 _! j, v% F准产品。设计者必须选择最合适的器件。但这可能导致接口标准冲突,因为最好的标
9 o1 v8 x. n' i4 ?1 [准器件由于接口标准不兼容,会引起互用性问题。在这种情况下,设计者可如此选
5 Y! h# X1 C3 i# u择:重新选择与接口兼容的标准器件,但可能会造成不能满足功能需要或系统的成本
4 G# P. O9 z: M: V要求,或者使用桥接器件避开不兼容的接口。现在已经推出很多具有高性能接口IP及
! G, s* j1 s& h$ E* ]' o9 s/ |高速物理I/O的FPGA,可满足10Gb/s以上数据通道的通信系统的要求。
; N  S" D) s0 a9 z1 p$ w  Actel正在开发各种可编程逻辑器件,结合高级接口技术和最新推出的) H" @) V" z7 q$ q5 Q: G" y4 f
Axcelerator系列高速FPGA架构。首款产品将具有速率高达3.125Gb/s的集成串并行转换器( C5 y3 V6 n5 j, B
通道和硬连线物理编码子层,它们能自动处理XAUI和串行RapidIO所需的8b/10b编
8 G2 P# Q" E0 V  t4 I! t5 u9 {码和通道排列。这些器件还具有实现LVDS信令的高速通用I/O,可交互使用SPI-4.2、
8 H# o: s; C3 J/ zHyperTransport和并行RapidIO等接口标准。这些器件还将集成各种知识产权内核,以  x1 d, ~( W3 Z; J! n) m& e/ D
便应用于要求苛刻的桥接产品。2 M; y1 Q5 q3 `4 B, u
0 F- q+ h; ]9 l/ A, V; `
6 {. ?0 n* {, |& |# A/ A" \7 x7 u

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2#
发表于 2022-10-8 13:43 | 只看该作者
SPI通讯,是串行外围设备接口。高速、全双工、同步通信总线,只占用四根管脚用来控制及数据传输。2 t! _  {) R  F" N" m$ L/ Z" N
用于EEPROM、Flash、ADC(数模转换器)、DSP(数字信号处理器)以 及数字信号解码器上。
% n4 e% p; C- j' V是比较重要的通讯协议。

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3#
发表于 2022-10-8 14:28 | 只看该作者
时序优化时,可以设计,在两个系统之间,用一个POS-PHY接口,用作第三层链路。
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