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modelsim仿真只有输入没有输出波形

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1#
发表于 2022-9-28 10:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 STGing 于 2022-9-28 10:56 编辑
* J! o( A6 `$ D: w, l8 u; ^: v% V: n2 A
仿真Altera一个很简单的分频,不知道为啥只有输入波形没有输出的波形,fout输出信号就是一条红线,求指点~~tb文件和原文件如下; o+ a) \2 ]. O7 b
`timescale 1 ns/ 1 ns. {" R) @4 a" W+ E# d2 P* L
module div4_vlg_tst();5 {; I* }) @+ V
reg fin;                                            % I: X2 l( p; |; H1 ~
wire fout;                    
$ S' _' L7 _; F- Q; Bdiv4 i1 (
4 Q4 @9 U8 F" \8 ~6 V. [* o9 q.fin(fin),4 H  Z* W- B  J. z7 \
.fout(fout)
- o, s( s( ?8 c);. z4 v* s  h- q, d0 d. m/ A
initial                                                ) f/ A" y. H  ]1 b8 `/ h
begin                                                  - t& S* S, w" U7 E- o7 |3 T
#0 fin = 1b'0;                  
- |/ S3 I7 [% Gend                                                   
7 `; ~7 x) J. Y+ {# _+ qalways  #5  & O. q& T' ~  v7 `8 @+ v3 J
begin                                                  
# n! |3 e; R5 q4 q/ m1 H0 @2 _fin <= ~fin;
3 Z* q7 S- E$ ?* Z# H3 U4 send                                                  / e! c1 F+ t& h
endmodule
; f" Z1 `# w& A  s2 Z9 a* q2 v. B) \' ^0 W

3 ~5 x1 I8 Z& x* r" V1 ?+ ^原始文件* ^7 ?; M8 D- j' t, W
module div4(fin,fout );
7 F8 S3 \% ^+ k) t) R( A- Sinput        fin;        
. W9 s1 {- H2 b) c' v# W) `output        fout;
. Z2 H3 ^4 I% B& K8 Sreg       fout;        * _$ Q# F. b+ T( \% U6 b
reg        [1:0]q ;% F9 A( E! s$ b* H
always @(posedge fin)1 C/ ]$ D. X6 a9 y
begin
( \  [7 I! B$ e1 N       if(q==1) * O+ F5 v7 U* ~+ p
     begin0 o0 e; Z3 Y  Z+ P5 K( T+ Z* i
       q<=0;9 h/ |9 }5 s# Y' V8 {$ C$ f
              fout =~fout ;
# v/ z1 `0 a0 V- Q2 B& ]     end
" s% r) N& |. c3 N; R+ t       else * u) g- Y( f+ {8 D8 y4 I! \" S
      q<=q+1;7 ]) M" d0 Q/ H8 u
end! x5 @; {$ J5 a7 u" |
endmodule

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2#
发表于 2022-9-28 13:25 | 只看该作者
1、新建文件夹:modelsim_test,添加设计文件、testbench文件
$ |5 m+ n9 R; S! Y  J2、打开Modlesim 10.1c1 H5 |' Q- D& P' \
3、菜单栏:File—>Change Directory…—>选择新建的文件夹modelsim_test
% @. f. Q5 e2 t$ p9 v7 t4、菜单栏:Compile —> Compile…—>选中所有的设计文件、testbench—>Compile—>Yes—>Done
3 a) x6 V+ D9 t4 ?0 U5、菜单栏:Simulation–>Start Simulation…—>选中testbench文件—>将"Enable optimization"前的“√”取消
4 L8 Y7 x) T  C& q* s6、Start Simulation窗口中—>Libraries子菜单—>Add…—>在Select Library中选择包含IP核的library库—>OK—>OK4 H0 d" f2 u! ~8 `+ I
7、选中testbench文件,右击—>add wave
( G4 A0 v; k. V0 Y- Z2 h8、在波形图中点击"Restart"图标,生成仿真波形图
# A9 v7 l) Z2 a$ W9、菜单栏:File—>Save Format…—>点击“OK”—>保存仿真波形图wave.do文件
3 c$ f/ w/ u& y10、编译sim.do文件,以后测试直接在Modelsim的TCL窗口中输入do sim.do,调用出wave.do波形图。6 U) {0 t% h# U9 a
先保证仿真的流程,有没有什么问题。对照一下。

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3#
发表于 2022-9-28 14:01 | 只看该作者
计数器的级联构成各种形式的偶数分频和非等占空比的奇数分频,实现比较简单容易。) o4 {: e4 r" Q) B) S
但是对半整数分频和等占空比的奇数分频,实现起来,就比较困难了。

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4#
发表于 2022-9-28 14:16 | 只看该作者
你的q是不是应该作为input,在testbench中并没有对q进行初始化等,也没有变化值。

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5#
发表于 2022-9-28 14:20 | 只看该作者
q值什么时候为1,什么时候为0,你这都没有变化。怎么能行呢!
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