请教数据时钟是否能接入FPGA普通IO

dream123

FPGA采用spartan 6 系列，现有个技术问题需要咨询：FPGA采集10路串行同步信号，每路一根数据线一对差分时钟线，时钟最快可达40MHz，那么这10对时钟线能否接到FPGA的普通IO上面？还是必须接到全局时钟管脚？我的理解是接到普通IO也可以，但这样设置管脚我的FPGA程序会编译出错，不知什么原因？

replace

编译出错应该加下约束就行了，

dream123

replace 发表于 2022-9-27 13:05
7 p0 X; y; K$ t) L' }% r0 S$ _% \编译出错应该加下约束就行了，

这个我知道，但是看到有的说这样做产生的信号不好，有多不好不知道，不知如果时钟是40MHz会不会造成采样失败？
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qian211111

可以接普通lO脚，我接过80M差分时钟。编译出错应该是其他原因。