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如何在fpga上实现将25M晶振频率分频为1HZ的信号,求Verilog HDL完整程序

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发表于 2022-9-26 15:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如何在FPGA上实现将25M晶振频率分频为1HZ的信号,求Verilog HDL完整程序
( G# i* ]8 ]& A8 r0 n

该用户从未签到

2#
发表于 2022-9-26 17:03 | 只看该作者
module div(clk25M,clkout); //分频,产生1HZ频率' \- h. s8 T: ]4 t% S$ b
input clk25M; //输入24MHz,输出1Hz) Z; k9 F/ h$ _+ Y! z! t5 y
output reg clkout;
8 n% N! l" A1 {: finteger A=0; //计数器
1 I  P# [7 I* ?) Q) Dalways@(posedge clk10M)5 ]5 u# ?" E' V! v
if(A<=12500000)A<=A+1; //计数器每记到12.5M,clk翻转一次3 c1 ?; L9 Z# h* z
else begin clkout<=~clkout;A<=0;end
3 I  G+ \2 Z  O1 Jendmodule
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    3#
    发表于 2022-9-26 17:08 | 只看该作者
    这个直接用锁相环PLL不就行了,设置下参数,立马就能实现。
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