CPLD时钟触发信号问题

T_Ching

我用verliog语言，有的判断条件是用时钟上升沿触发的，cpld外接了50MHZ晶振，请问是默认用这个时钟周期性触发吗？还是说必须给clk分配一个管脚，用别的芯片来产生时钟触发啊？如果是用本身50MHZ晶振触发，直接使用clk就代表用本身时钟了吗？还需要硬件连线吗？

MrL1

时钟触发和使用的语言没有什么关系的。在设计触发器时一定需要指定一个触发信号，信号的名称可以任意设定，clk不代表什么，必须要硬件连接。
/ I7 \  a& Q  i

mqerew

在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，延迟用来检查建立时间，
" r! e1 K/ d2 u, j7 e) B; v小延时用来检查保持时间。

oponi

是有一定的延时的
) d% ], _3 T; W7 V- k' {