FPGA|Intel 如何用FPGA实现JESD204B协议(一)

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1 . JESD204B是什么
JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件对接的方法(通常是ADC或DAC与 FPGA对接)，相比于通常的并行数据传输，这是一种更高速度的串行接口。该接口速度高达12.5 Gbps/ 通道，使用帧串行数据链路时钟和对齐字符，它减少了器件之间的走线数量，降低了走线匹配要求，并 消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。

2 . JESD204B的优缺点
2.1 优点
·减少了PCB布板空间，减小了器件的引脚和封装大小。
·不用再使用数据接口时钟（时钟嵌入在比特流中，利用恢复时钟技术CDR）。
·不用担心信道偏移（信道对齐可修复此问题，RX端FIFO缓冲器）。
: t3 w" U0 u2 ^9 v! c+ ~
! L# F3 C. x1 c! i! }+ x! _2.2 缺点
· 更复杂的电路设计，需要特殊的时钟电路。
· 增加了接口的传输延时。
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2.3 JESD204B、LVDS接口对比：
1 y7 b  `1 v( x" `% A7 b9 C

接口类型	JESD204B	LVDS
最高速率	12.5Gbps	1Gbps(DDR)
是否需要随路的时钟线	不需要,采用CDR技术从数据流中恢复时钟	需要时钟线:一条差分位同步时钟线,一条差分帧同步时钟线
是否需要链路对齐	不需要	需要数据线和时钟线之间严格对齐
引脚数(14bit,1GSPS采样)	4条(2对数据差分线)	32条(12对数据差分线+2对差分时钟线)

3.JESD204B Subclass
JESD204B接口共有三个子类：Subclass 0、 Subclass 1、Subclass 2（常见Subclass 1，不
% A4 y% h3 L; H) p% T) k同子类的区别主要跟信号SYSREF和SYNC~的有无有关）。

1 x3 M; c" I0 Y! ^6 m; f3.1 Subclass0
6 G0 C- N2 G% ?5 h7 z7 xSubclass 0 uses device clock, lanes, and SYNC~（子类0只有SYNC~信号）；
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3.2 Subclass1
' k0 K5 Q. h3 ?8 _0 b# m$ cSubclass 1 uses device clock, lanes, SYNC~, and SYSREF（子类1有SYNC~和SYSREF信号）；
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JESD204C的传输层与JESD204B相同。传输层中组装的数据帧以8个八位字块的形式通过链路发送

Terran

连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口。
优点有：
减少了PCB布板空间。
减小了器件的引脚和封装大小。
$ T" |# F8 v2 N+ k/ H1 u; s更简单的时序控制