用LOGIC打开ORCAD原理图同步到PCB时出现的问题

shihen88

今天用orcad画好原理图后,导出pads_LAYOUT 网表文件ASC.  用LAYOUT导入网表文件后保存为:1.PCB  

然后再用LOGIC  导入画好的DSN文件.  点ECO TO PCB同步到现理图上,这时再把PCB文件另存为: 2.PCB
5 m4 R- j; \+ p4 d
对比两个PCB文件Compare/ECO  
8 r1 I- o4 D- a1 o4 K3 R
*PADS-ECO-V9.1-METRIC*
*REMARK*  old file: C:\PADS Projects\ecogtmp0.asc
/ r+ _9 _8 E! w3 N( [! F*REMARK*  new file: C:\PADS Projects\ecogtmp1.asc
*REMARK*  created by ECOGEN (Version 6.4v) on 2011-12-27 15:40:31

0 V# n' G, j4 a7 h; [, c8 UPART DIFFERENCES
----------------
OLD DESIGN                                        NEW DESIGN
/ `* `4 y$ S) C% S  ERef-des        Part-typeecal                           Ref-des        Part-typeecal

/ m, f& R1 e# g; k& XNET DIFFERENCES
" z1 Q( C# g, v9 U----------------
9 f6 }2 H. J4 U) wOLD DESIGN                                        NEW DESIGN
% w) q9 i/ q0 Z+ K& H- ?+ _4 T5 DAB0_DDR3                                          AB0_DDR2
; [8 {; D3 B- b5 s# g  ?. cAB10_DDR3                                         AB10_DDR2
$ I0 Z1 n! M& L6 L. aAB11_DDR3                                         AB11_DDR2
AB12_DDR3                                         AB12_DDR2
AB1_DDR3                                          AB1_DDR2
AB2_DDR3                                          AB2_DDR2
# |$ y" h. i8 V4 |7 w. pAB3_DDR3                                          AB3_DDR2
* E. D4 H8 Q# F3 {: S4 p2 w# h' _AB4_DDR3                                          AB4_DDR2
! P6 F, g( m3 MAB5_DDR3                                          AB5_DDR2
AB6_DDR3                                          AB6_DDR2
AB7_DDR3                                          AB7_DDR2
, X: S5 q8 ]) W. g+ R7 M2 oAB8_DDR3                                          AB8_DDR2
AB9_DDR3                                          AB9_DDR2

0 v/ H  s# d( |, s7 kSWAPPED GATE DIFFERENCES
------------------------
- u4 L4 y! u: wOLD DESIGN                                        NEW DESIGN
  A9 I$ W% k2 L' T
3 I/ B% V3 ]; H& c5 }0 V- eSWAPPED PIN DIFFERENCES
  z: g8 y5 l( w) W5 M% L8 S4 i------------------------
OLD DESIGN                                        NEW DESIGN
0 \- ?' c1 N" w+ W  Z* A( G

UNMATCHED NET PINS IN OLD DESIGN
--------------------------------
6 I0 U% h# F, U& c! h% Z
9 ^- _4 T$ |- _' _UNMATCHED NET PINS IN NEW DESIGN
--------------------------------
AB0_DDR2            RN1.1       
2 l* m4 ]5 f( h9 {5 L+ kAB10_DDR2           RN3.3       
AB11_DDR2           RN3.4       
( j- M  I- {8 t! ?+ v$ m. }AB12_DDR2           R16.1       
AB1_DDR2            RN1.2       
AB2_DDR2            RN1.3       
AB3_DDR2            RN1.4       
5 r/ X/ U# m) C# F" W$ V! sAB4_DDR2            RN2.1       
AB5_DDR2            RN2.2       
AB6_DDR2            RN2.3       
0 u# ]1 a) N3 g7 o8 b8 W& ?AB7_DDR2            RN2.4       
AB8_DDR2            RN3.1       
AB9_DDR2            RN3.2       
. S, I& O+ F. g( b
ATTRIBUTE DIFFERENCES
---------------------
Attribute Level        [ OLD DESIGN Parent -> NEW DESIGN Parent ]

          Attribute Name           Old Value                New Value
; {" u  i7 _/ G+ O

  q0 A( W: a! N! A2 [7 U
注意到没有, PCB网络以发生变化,

) C+ d) v& y! n* W. K+ N7 m/ u2 J由于pads logic不允许同一网络有多个网络名，而orcad caprute cis 允许同一网络有多个别名，故pads logci在打开dsn文件时对其网络名的识别会有问题。他会将 同一张sheet中 连接在一起的多个网络别名只用其中一种来表示，其余别名全部丢失。如果其他sheet页中还有该网络，那一页的网络名将是这些网络别名中的另一个。而在由dsn打开的logic文件中，这些幸存的网络别名间竟不是同一个网络（因为人家是以 名称 识别的），与layout对应时所有网络别名中也只有1个可以与layout中的网络名对应，其余全部丢失。不过由于是从orcad直接生成网表画出pcb，这些网络别名在pcb上实际是连在一起的，即pcb不会有问题。
  u4 d( A# P. v" F( Z知道这些后，可以放心，orcad + pads layout不会出问题。pads logic最多只能用来参考，logic 与layout相映射方便大部分对应查阅功能，但不能百分百信赖之。比如上面的多网络别名的情况。
- t# t3 L7 R( _* A5 [* M
4 ?0 ]+ U& F6 Q* y

* }% ?/ s( X8 V2 ?/ H+ y: w" m想用LOGIC同步PCB的朋友使用该功能要注意了哦, 最好同步前将文件跟之前ORCAD网表文件对比下.确认设计的完整性.
& J7 T9 r5 w! @9 O, |5 g( k$ y
! S' d; L; P( k4 F+ Z$ Z5 z