Xilinx FPGA编程技巧：常用时序约束详解

STGing

1.   基本的约束方法
4 f/ r+ T- a; c# {  n为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径为：
输入路径（Input Path），使用输入约束
  ~/ p, v9 O& N$ W6 E2 \寄存器到寄存器路径（Register-to-Register Path），使用周期约束
输出路径（Output Path），使用输出约束
具体的异常路径（Path specific exceptions），使用虚假路径、多周期路径约束

1.1.  输入约束Input Constraint
1 ]0 W* P4 Y" ^2 SOFFSET IN约束限定了输入数据和输入时钟边沿的关系。
! V# Q, E  p; ~  ]) S1 z# V+ Q
1.1.1.   系统同步输入约束System Synchronous Input
. @+ o  p& G+ j: J在系统同步接口中，同一个系统时钟既传输数据也获取数据。考虑到板子路径延时和时钟抖动，接口的操作频率不能太高。

上述时序的约束可写为：
& @+ B: h- O/ I; h% C) f' O3 H8 YNET "SysClk" TNM_NET = "SysClk";
TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
OFFSET = IN 5 ns VALID 5 ns BEFORE "SysClk";

1.1.2.   源同步输入约束Source Synchronous Input
在源同步接口中，时钟是在源设备中和数据一起产生并传输。
1 j+ M3 t1 x# ^
上图的时序约束可写为：
/ |7 M0 p4 Z3 p" j' _　　NET "SysClk" TNM_NET = "SysClk";
　　TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
　　OFFSET = IN 1.25 ns VALID 2.5 ns BEFORE "SysClk" RISING;
1 L& p/ N9 v2 |( q" G, }　　OFFSET = IN 1.25 ns VALID 2.5 ns BEFORE "SysClk" FALLING;
  g) }6 R: E6 {) S) w  C  N
1.2.  寄存器到寄存器约束Register-to-Register Constraint
" ^) P/ h  ]& e; C6 h) T: P2 S寄存器到寄存器约束往往指的是周期约束，周期约束的覆盖范围包括：
7 p) ^/ e3 y; w7 }4 f: L' m" |-覆盖了时钟域的时序要求
0 n! F1 `0 z1 o/ R) a$ w-覆盖了同步数据在内部寄存器之间的传输
8 U* v  u4 W$ W% }0 C-分析一个单独的时钟域内的路径
8 e- {5 R2 ^  k4 [: X-分析相关时钟域间的所有路径
-考虑不同时钟域间的所有频率、相位、不确定性差异
4 }* h6 N* t- T4 E
; \0 d5 a: U0 R) n) e) b1.2.1.   使用DLL, DCM, PLL, and MMCM等时钟器件自动确定同步关系
使用这一类时钟IP Core，只需指定它们的输入时钟约束，器件将自动的根据用户生成IP Core时指定的参数约束相关输出，不需用户手动干预。
9 s& w& `8 N+ A
. }, d: Y, d( T/ T, [1.2.2.   手动约束相关联的时钟域
在某些情况下，工具并不能自动确定同步的时钟域之间的时钟时序关系，这个时候需要手动约束。例如：有两个有相位关系的时钟从不同的引脚进入FPGA器件，这个时候需要手动约束这两个时钟。

Ele_insect

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Maskman

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