DDR2布线规则

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DDR2 布线规则
1. 信号分类
6 y" H6 M. \1 J7 S  W" b! n1 ?l Data Group: MDQS/MDQS_N，MDM，MDQ，MECC
0 }% G. H8 r0 Bl Address/CMD Group: MBA，MA，MRAS_N，MCAS_N，MWE_N
l Control Group: MCS_N，MCKE，MODT
& }. C7 A" ]8 X- ol Clock Group: MCK，MCK_N
2. 数据通道(假定数据宽度为 32bit)
Byte lane0: MDQ[7..0] MDM0 MDQS0 MDQS0_N
# ^6 O) X  L; `Byte lane1: MDQ[15..8] MDM1 MDQS1 MDQS1_N
Byte lane2: MDQ[23..16] MDM2 MDQS2 MDQS2_N
Byte lane3: MDQ[31..24] MDM3 MDQS3 MDQS3_N
3. 布线顺序(仅工参考，用处不大)：
l Data
l Address/Command
* s( E; P7 t% L7 F% ql Control
l Clock
l Power
4. DDR2 数据信号类 (假定 DDR2 线宽 5mil)
l 单端阻抗：50R~60R(MDQ MDM)
l 差分阻抗：100R~120R(MDQS MDQS_N)
l 与 DDR2 线间距离 >10mil (DIMM 内存条内部可减小到 7mil)
l 与非 DDR2 信号线间的距离 > 25mil
' X& O2 N2 a# @5 |% P4 ^" a- x, ?l 蛇形走线要确保线间距离 >25mil
" w3 `" x6 I7 l' H: Z0 bl 对所有的数据通道而言，长度差控制在 500mil 以内
9 [/ i5 ^" P& Q- r5 R' d0 Cl 针对每个数据通道来说，数据线长度与其对应的 MDQS 差分对控制在 20mil 以内
l MDQS/MDQS_N 间的长度差控制在 10mil 以内
1 ^$ i) g0 [$ }/ h. vl MDQS/MDQS_N 避免与噪声信号或时钟信号相邻走线
; `8 m" O* F6 @$ w" ]l MDQS/MDQS_N 与其对应的数据信号线走在同一层
3 [" d0 y+ C' `* S1 W+ q5. DDR2 地址/命令信号类(假定 DDR2 线宽 5mil)
* B2 ^9 C* t2 _' K' ~l 单端阻抗：50R~60R
7 T2 A- w5 ~/ o( s# p. Sl 所有走线的长度差控制在 100mil 以内
: _& c$ `4 |; B, `; i! n7 I2 _$ e/ I# b. K6 gl 参考平面为 1.8V 电源层或者是地信号层(最好是地)
l 与非 DDR2 地址/命令信号线间的距离 > 25mil
l DDR2 地址/命令线间距离应大于 10mil
7 ^' N& G7 V1 b. _, l: l6. DDR2 控制信号类
, z3 |+ [. S$ l& p2 x* Cl 单端阻抗：50R~60R
3 t/ v9 s! Q* u; sl 所有走线的长度差控制在 100mil 以内
l 参考平面为 1.8V 电源层或者是地信号层(最好是地)
l 与非 DDR2 控制信号线间的距离 > 25mil
- T+ u; @& s: G1 m. k8 ~' Tl DDR2 控制线间距离应大于 10mil
7. DDR2 时钟信号类
( ~! W% ~0 o% i# d& W3 r+ Vl 单端阻抗：50R~60R
l 在时钟线上，推荐串联一个 0R 电阻，可以灵活控制时钟线长度
l 在时钟差分对间，推荐并联使用 1 个 5pF 电容，靠近设备放置
9 K: i# v; s; [! k, H8 A8 |l 时钟差分对信号长度控制在 10mil 以内
- t, w: s( S/ g* N; Z0 Ml MDQS/MDQS_N 避免与噪声信号或时钟信号相邻走线
/ p+ r) v2 N, a2 Yl 对所给的叠层结构，应保持 MCK/MCK_N 的阻抗连续
l MCK/MCK_N 应走线在同一关键层，避免将时钟线分成两部分走线
* j, A9 c# e/ s- ~3 v4 zl 与别的任何信号线间的距离应>25mil
l 如果在时钟线上串接了 0R 电阻，过孔打在电阻附近，而且该过孔周围放置地孔

Dollche

谢谢楼主，实在是好东西啊

zhi_hui_zhou

看看，学习学习。。