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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑 : C" @& B4 i0 P8 G/ e7 K( j
* ~8 y v) ^4 z$ \" g: d6 @
最近做一个项目，外购CPU核心板，自行开发接口板；
) ~7 B: C6 M H8 ?接口板设计了千兆PHY，最后发现网络在千兆模式下传输失败，. k i0 j6 L% ^7 l
经过测量信号SI发现，TX信号在PHY端变形，上升沿变缓，& }9 q+ T9 M z# i* ^. S
而在厂家提供的开发板上，信号没有变形；
; [3 |, v. H/ k% ]; G- U( m/ A厂家开发板RGMII设计走线 4mil，我司设计接口板RGMII设计走线 6mil（50Ω）。6 W6 ~9 A @) K: ~- w
我猜测核心板走线设计应该是 4mil （50Ω）。
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各位同仁，关于这类设计中，应该怎么来设计PCB叠层。# K3 D R* r2 G2 j0 b6 f
有没有好的意见建议。
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谢谢！. Q- h+ i7 a( `8 |: \
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归纳一下：9 L0 {. g7 c' p% w9 z) p+ o9 W
两个PCB对接，阻抗设计是否应该成相同的线宽.1 k$ O$ p8 ?3 g5 L
比如，核心板8层，4mil=50Ω；接口板 4层，, y) b3 o2 O. O* C5 E
方案一、接口板根据4层设计，空间较大，可设计成 8 mil = 50Ω；这样衰减小。
5 o N( L9 G' j# t( f方案二、接口板4层，但根据对接核心板的线宽，设计成 4mil=50Ω；
" m" {7 Q. R& C) a) t/ V& O! g$ L这两个方案哪个更可行，根据我这个项目测试结果来看，方案二信号质量更好。
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发表于 2022-8-24 20:43
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