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关于两个PCB互连的叠层设计问题讨论

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1#
发表于 2022-8-24 20:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑
* U8 G. `- x" D! v; A0 f' F/ F3 K2 S2 Y* K
最近做一个项目,外购CPU核心板,自行开发接口板;
. H( l9 r/ K' c4 o- a接口板设计了千兆PHY,最后发现网络在千兆模式下传输失败,0 f0 }) a$ @3 C! r
经过测量信号SI发现,TX信号在PHY端变形,上升沿变缓,
" _" {0 \7 I# _+ Q而在厂家提供的开发板上,信号没有变形;
* D' i+ p5 O: }+ @6 s( B厂家开发板RGMII设计走线 4mil,我司设计接口板RGMII设计走线 6mil(50Ω)。
. ?9 A. r+ _& t) O0 c! D我猜测核心板走线设计应该是 4mil (50Ω)。$ ~+ w2 U3 x- y" O- k
5 B; p# h9 ~7 {6 d' t
各位同仁,关于这类设计中,应该怎么来设计PCB叠层。
. G7 S2 A9 U+ C' n. L有没有好的意见建议。8 ]' r/ w) K4 O9 S6 Y0 `

1 f) C+ B" }% C* g谢谢!
0 g4 Y9 Y( E2 u% a- w" M1 A
3 m3 D& q( F# k* i, h% f9 u  _4 I) }

1 R6 k7 Z( e) e% ]2 m归纳一下:4 s; S8 g1 l5 ]+ y0 w. R$ `
两个PCB对接,阻抗设计是否应该成相同的线宽.
7 @! w5 P- c9 D) l. E- K3 B比如,核心板8层,4mil=50Ω;接口板 4层,
" \* ~$ L( {7 m$ O方案一、接口板根据4层设计,空间较大,可设计成 8 mil = 50Ω;这样衰减小。: ^: u1 F, Y6 u. d
方案二、接口板4层,但根据对接核心板的线宽,设计成 4mil=50Ω;% Q" o0 d* P7 x$ F
这两个方案哪个更可行,根据我这个项目测试结果来看,方案二信号质量更好。
. g9 z! W" {7 }+ E5 F
; |: [% k% ?) C4 v5 \% a6 _$ }

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2#
发表于 2022-8-25 09:31 | 只看该作者
坐等一个,学习的机会。哈哈
  • TA的每日心情
    开心
    2021-11-3 15:21
  • 签到天数: 56 天

    [LV.5]常住居民I

    3#
    发表于 2022-8-26 15:56 | 只看该作者
    个人理解的是阻抗不止跟线宽有关,线宽相同也不代表阻抗相同,两块板都统一按相同的阻抗值设计就可以吧。

    该用户从未签到

    4#
    发表于 2022-8-26 22:22 | 只看该作者
    核心板和接口板的线宽没有什么联系,保证阻抗匹配一致就行,不是说核心板线宽是多少接口板就是多少,阻抗匹配不是简单的线宽设置,涉及多个方面,具体的要根据你的板子叠层方式、线宽、板材等都有很重要关系

    该用户从未签到

    5#
    发表于 2022-8-27 22:02 | 只看该作者
    上升沿变缓,是不是由于阻抗不匹配造成的,只要阻抗保持一致就行了。

    该用户从未签到

    6#
    发表于 2022-8-31 12:38 | 只看该作者
    1234567890-
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