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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑 7 S7 M# \. H# I1 y9 t& O
' ?7 Y3 ]! k* ~: w
最近做一个项目，外购CPU核心板，自行开发接口板；3 d( W* o% j9 W6 v$ l
接口板设计了千兆PHY，最后发现网络在千兆模式下传输失败，; q4 w" U0 ~/ h6 {: d: g
经过测量信号SI发现，TX信号在PHY端变形，上升沿变缓，. e' w8 `2 e0 l0 y5 S1 r
而在厂家提供的开发板上，信号没有变形；
6 p6 ^) R8 Z) S$ M/ R4 g厂家开发板RGMII设计走线 4mil，我司设计接口板RGMII设计走线 6mil（50Ω）。
4 K1 y( f0 ~5 H u* o1 ~9 t& b我猜测核心板走线设计应该是 4mil （50Ω）。
) y2 f' W2 _6 X6 g V a7 u, o' Z) k) x; b1 _- h2 e
各位同仁，关于这类设计中，应该怎么来设计PCB叠层。$ Y- g6 m6 U: ]# e5 V! r+ e0 ^
有没有好的意见建议。
+ h1 I: { y, k: o- E4 j3 D7 e X/ R6 V6 ^4 m% |
谢谢！$ Q/ z; B' ?9 h7 i; C' o& K
$ M/ d8 ~1 M# s3 s, J) L1 {2 o$ u
7 f7 r- K, l% d: C
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归纳一下：
$ Q- C6 X- e, ?0 m" l5 ~2 y两个PCB对接，阻抗设计是否应该成相同的线宽.
: H+ Q9 t8 I7 ^, ^, s* D比如，核心板8层，4mil=50Ω；接口板 4层，
/ S7 C/ B0 i0 o6 c$ t/ j3 w: R& d3 ^方案一、接口板根据4层设计，空间较大，可设计成 8 mil = 50Ω；这样衰减小。8 L2 P- Z6 a6 m0 W
方案二、接口板4层，但根据对接核心板的线宽，设计成 4mil=50Ω；
1 ?( k% Q& @) \7 ^2 n这两个方案哪个更可行，根据我这个项目测试结果来看，方案二信号质量更好。2 v$ f( D% t% s' [! i' Q
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发表于 2022-8-24 20:43
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