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本帖最后由 gongcheng1116 于 2011-11-20 17:28 编辑
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EDA365欢迎您登录!您需要 登录 才可以下载或查看,没有帐号?注册  # l9 Q2 X4 Y1 P  x' ]( u
 : U; R, A( a' b7 a, B8 x FPGA上电加载程序需要一段时间,这段时间主要是FPGA从EEPROM中读配置数据,不同的FPGA及程序的大小不同,加载时间有长有短,但这一段时间FPGA的IO是不受控制的;那么这么一段灰色时段该如何处理我们的控制信号?不知各位大侠有没有这类经验的积累,多多探讨,多谢分享!
 6 ~+ w1 e  K; n, s
 - V+ ?8 D6 j5 f我在网上看到有同仁这么处理类似的问题:
 # v( ^4 j% V2 b9 Y# N/ e$ D      上电时间段内,这些IO口会出现一段时间的小的脉冲信号,而这个小的脉冲信号有的是我们不希望看到的,消除这个脉冲信号的方法是在这些IO上接一个下拉电阻到地;用一个10K的下拉电阻,脉冲还是会有,需要接一个2.2K以下的下拉电阻才能有效的消除这个脉冲信号。
 + E2 q& V) ^" M: r( k$ C) e8 Q1 ]. T% U
 + k8 ]: d$ P( }7 I* D3 D% C在上电和配置的过程中,I/O口处于三态状态;sparten6系列的器件有下列描述:6 [. _8 @8 P9 z4 O; T. s
 • Signals can be applied to I/O pins before powering the device (支持热插拔)( _. s! o- l' e+ k, c% U$ `5 l
 • I/O pins are high-impedance (that is, three-stated) before and throughout the! J1 e5 ?6 A( m8 o; Y+ O1 s
 power-up and configuration processes5 V5 R+ a: T- w9 _' V7 d  R
 • There is no current path from the I/O pin back to the voltage supplies
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