--〉探讨:如何处理上电过程中FPGA的 I/O状态

gongcheng1116

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FPGA上电加载程序需要一段时间，这段时间主要是FPGA从EEPROM中读配置数据，不同的FPGA及程序的大小不同，加载时间有长有短，但这一段时间FPGA的IO是不受控制的；那么这么一段灰色时段该如何处理我们的控制信号？不知各位大侠有没有这类经验的积累，多多探讨，多谢分享！

" v! ~5 G0 f' o我在网上看到有同仁这么处理类似的问题：
0 F& B# }3 K) f5 d      上电时间段内，这些IO口会出现一段时间的小的脉冲信号，而这个小的脉冲信号有的是我们不希望看到的，消除这个脉冲信号的方法是在这些IO上接一个下拉电阻到地；用一个10K的下拉电阻，脉冲还是会有，需要接一个2.2K以下的下拉电阻才能有效的消除这个脉冲信号。
      
在上电和配置的过程中，I/O口处于三态状态；sparten6系列的器件有下列描述:
    • Signals can be applied to I/O pins before powering the device （支持热插拔）
; u0 B  \( k! _& {; n      • I/O pins are high-impedance (that is, three-stated) before and throughout the
0 O! K6 g4 A* x# |         power-up and configuration processes
$ A9 x; Q1 Y4 o2 p' K      • There is no current path from the I/O pin back to the voltage supplies

tjukb

这是个好帖子，潜力贴。

bulejeans

我也碰到这样的问题，我用的是cyclone系列器件；Handbook上提到，上电到和配置期间，用户IO是三态；但是又提到，同时又有一个弱上拉到vccio的电阻起作用；
所以这段时间IO口实际呈现的是高电平，用示波器看到持续时间有100ms左右；我试过在IO接1K的下拉电阻这个高电平才消失。但是对于IO数量多的情况就不好弄了，除非在外围控制输出接口的电源通断；
还有在altera的官方网站看到，cyclone以后的系列器件，似乎这个弱上拉电阻是可操控的；

gongcheng1116

最近在调试上电掉电顺序时验证了此类问题，与大家分享：
我们使用的器件是sparten6系列FPGA，上电采用SPI方式，加载时间在1.7s左右。在这段时间内，被控制电源使能端通过下拉4.7k电阻下拉(低电平关断电源)，目的是在系统未完成上电时，某些电源是关闭的。通过示波器观测，受控电源使能在上电过程中出现1V左右的电压，使能并未有效。FPGA上电完成后才真正实现我们所需要的信号。通过替换4.7k下拉电阻成1.5K，FPGA上电过程电源正常关闭。实现预设功能。

popcup512j

在altera官网下载的CPLD资料里面说，现在的MAXII系列在上电的过程中时高阻态。
每种器件的手册上都有这么一段提到热插拔、以及上电顺序问题。

thename

这个是好帖子