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verilog中 module间连线问题

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    2022-1-24 15:10
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    [LV.1]初来乍到

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    1#
    发表于 2022-8-17 15:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    代码如下:rst_n前为啥加感叹号,是不是写错了啊,lattice官网的例程,看到的请回复一下啊,谢谢* F( N. N; [8 e  S
    ; k3 E3 a5 [/ A
    input rst_n;6 f' \9 v+ X9 c
    EFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled/ S6 `0 y% F' b$ U; R6 }
                                    .wb_rst_i(!rst_n ),& M8 d. h6 d$ C) K# t, T
                                    .wb_cyc_i(wb_cyc_i ),) o- s" Y; }1 s6 m
                                    .wb_stb_i(wb_stb_i ),
    4 p( E& J; g1 [) y- J, e: J5 I/ \                                .wb_we_i(wb_we_i ),
    % u% \& |6 B3 ]: x2 Q4 w$ I                                .wb_adr_i(wb_adr_i),
    2 [$ F/ l" P4 L3 D' |                                .wb_dat_i(wb_dat_i ),; H, n( E8 _' A. v) u
                                    .wb_dat_o(wb_dat_o ),5 h" D) ~2 `! b
                                    .wb_ack_o(wb_ack_o ),% W( N6 X+ H* l, p5 Z9 \, S7 ]
                                    .wbc_ufm_irq( )7 P( Y$ a; C& @5 g2 R! o( ?. n% m6 s2 u
                                    );0 a- C( ]) G" b+ g5 P

    该用户从未签到

    2#
    发表于 2022-8-17 15:48 | 只看该作者
    那是去反的  这个估计跟时序有关系啊

    点评

    那不是连线吗?取反是啥意思  详情 回复 发表于 2022-8-17 15:52
  • TA的每日心情
    开心
    2022-1-24 15:10
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
     楼主| 发表于 2022-8-17 15:52 | 只看该作者
    aid4her 发表于 2022-8-17 15:480 X6 d& w6 A# l0 B  u9 b; r) ~
    那是去反的  这个估计跟时序有关系啊
    " i8 h7 F9 d; s, X! E
    那不是连线吗?取反是啥意思( o, B7 F$ O% C3 X4 w1 H

    该用户从未签到

    4#
    发表于 2022-8-17 17:47 | 只看该作者
    !rst_n,就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。9 I, r& ]9 }7 H  u# B
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