verilog中 module间连线问题

hfiwioq

代码如下：rst_n前为啥加感叹号，是不是写错了啊，lattice官网的例程，看到的请回复一下啊，谢谢
6 m3 [' S5 ^4 A& [
( L( R- {, r# D8 l4 z/ w2 zinput rst_n；
! F* t1 }+ @6 uEFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
0 i( P, I* `; }1 k5 m3 t% L5 q                                .wb_rst_i(!rst_n ),
                                .wb_cyc_i(wb_cyc_i ),
                                .wb_stb_i(wb_stb_i ),
% Q' d  q( G. Q& R$ D) [7 N( \                                .wb_we_i(wb_we_i ),
2 h3 E' _& Z! F( l                                .wb_adr_i(wb_adr_i),
3 P3 S4 ]0 p& Z, d; r7 \                                .wb_dat_i(wb_dat_i ),
                                .wb_dat_o(wb_dat_o ),
, B, m  M1 x. a0 z0 k5 X                                .wb_ack_o(wb_ack_o ),
; z/ a1 t+ [" {! d/ J% ?                                .wbc_ufm_irq( )
2 n% Z- t* \  x7 t0 v' D                                );
( t% z: A4 j! N" o

aid4her

那是去反的  这个估计跟时序有关系啊

hfiwioq

aid4her 发表于 2022-8-17 15:48
那是去反的  这个估计跟时序有关系啊

那不是连线吗？取反是啥意思
+ L' ?  b8 z1 t$ ]% V6 [$ G

fuu65iwi

!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。
5 X9 U* F3 q7 O$ a/ j/ b