verilog中 module间连线问题

hfiwioq

代码如下：rst_n前为啥加感叹号，是不是写错了啊，lattice官网的例程，看到的请回复一下啊，谢谢

input rst_n；
% h2 C8 a1 z, LEFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
. W6 s/ R! n: n7 ]                                .wb_rst_i(!rst_n ),
$ h. A$ R' a0 \) a                                .wb_cyc_i(wb_cyc_i ),
% {- i7 i5 M1 _  G) X6 f. ]                                .wb_stb_i(wb_stb_i ),
% U2 J: Q; Q  i; o4 H, i                                .wb_we_i(wb_we_i ),
9 i, j* i- N- k0 A* |2 A                                .wb_adr_i(wb_adr_i),
                                .wb_dat_i(wb_dat_i ),
                                .wb_dat_o(wb_dat_o ),
/ V$ Y6 x- h! {. ?# h( ^                                .wb_ack_o(wb_ack_o ),
                                .wbc_ufm_irq( )
                                );
* {4 C- ^+ K6 \! \/ ~0 O

aid4her

那是去反的  这个估计跟时序有关系啊

hfiwioq

aid4her 发表于 2022-8-17 15:48
那是去反的  这个估计跟时序有关系啊

# }- ^/ Y& m) X那不是连线吗？取反是啥意思
9 [: [- d+ a# z' w# r) V7 N

fuu65iwi

!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。