VHDL 总线问题

nocturne

我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
" w; V( r. f, \, Z& w然后将输出口的其中两根线连接到原理图中其他器件上面如果

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Error: Node "dirdata1" is missing source
" l: r$ E' D, z( n* Q这个是什么问题，请指教
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li205212021

断开连线，只用标号就可以了

someone

总线这么抽出两个线不知道行不行