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VHDL 总线问题

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nocturne
  • TA的每日心情
    奋斗
    2022-1-21 15:15

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-8-12 15:47 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
    : a( W( N  \2 W: j6 N* l然后将输出口的其中两根线连接到原理图中其他器件上面如果

    5 Y& R; r# l  t/ s6 K/ u然后就会报错
    $ A3 m0 `: o8 G( S* sError: Node "dirdata0" is missing source- k" X' P5 P3 Z( m% t- M1 @
    Error: Node "dirdata1" is missing source
    1 f' `7 {2 q4 r+ v这个是什么问题，请指教/ Y5 j# |/ C' @# }9 H( a( B
    3 s0 g7 a- Y9 z; v

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    EDA365微信号及QQ群号！
    li205212021

    该用户从未签到
    2#
    发表于 2022-8-12 16:50 | 只看该作者
    断开连线，只用标号就可以了

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    someone
  • TA的每日心情
    开心
    2022-1-29 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    3#
    发表于 2022-8-12 16:55 | 只看该作者
    总线这么抽出两个线不知道行不行     

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