Verilog HDL基础语法入门

dragongfly

主要内容：
Verilog 的应用
Verilog 语言的组成部件
结构级的建模与仿真
行为级的建模与仿真
$ r) G8 w' R% x8 w+ S延迟参数的表示
Verilog 的测试平台：
怎样产生激励信号和控制信号
输出响应的产生、记录和验证
7 N) h/ u5 J: Z6 P5 L( _' v, V; E任务和函数
* P; C. U- {% ?7 ], h* C; {用户定义的元器件（primitives）
可综合风格的Verilog 建模
# i4 r+ y5 F3 U$ B! ^5 Q
3 \9 x/ M! l8 _Verilog 的应用
Verilog HDL是一种用于数字逻辑电路设计的语言:
- 用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。
- Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。
! k' k- \- n$ O  `1 G1 t- a6 X; A这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：
●系统级(system): 用高级语言结构实现设计模块的外部性能的模
●算法级(algorithmic): 用高级语言结构实现设计算法的模型。
●RTL级(Register Transfer Level): 描述数据在寄存器之间流动和如何处理这些数据的模型。
●门级(gate-level): 描述逻辑门以及逻辑门之间的连接的模型。
& T" e' ~2 U" x9 U, n●开关级(switch-level): 描述器件中三极管和储存节点以及它们之间连接的模型。
& s8 ]$ |' t: }: ?
一个复杂电路的完整Verilog HDL模型是由若个 Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。
利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。
Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下八项功能：
+ g$ ?* k0 z  {●可描述顺序执行或并行执行的程序结构。
- |" d; i+ [+ p  g* Q●用延迟表达式或事件表达式来明确地控制过程的启动时间。
●通过命名的事件来触发其它过程里的激活行为或停止行为。
4 C6 z7 [! m8 v2 i8 \●提供了条件、if-else、case、循环程序结构。
●提供了可带参数且非零延续时间的任务(task)程序结构。
●提供了可定义新的操作符的函数结构(function)。
●提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。
●Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。
●Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。

Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习 Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。

6 o5 B5 X. F, z! G: Y' Y7 L  K* _! o模块的抽象
+ i& f* R" A( |$ b1 Y技术指标：用文字表示；用算法表示；用高级行为的Verilog模块表示
RTL/功能级：用可综合的Verilog模块表示
6 x( `0 Y, ~( h  N门级/结构级：用实例引用的Verilog模块表示
版图布局/物理级：用几何形状来表示
' b8 ~# o% l$ r  H
简单的 Verilog HDL 模块
- M  ]5 R6 \1 A" o! Y下面先介绍几个简单的Verilog HDL程序,然后从中分析Verilog HDL程序的特性。
1 ~! {" v& V6 v9 S  ?, ?5 n8 m例[2.1.1]: module  adder ( count,sum,a,b,cin );
8 V* C- g8 ?1 r; o+ D; ]                     input [2:0] a,b;
* j' N4 q: D7 Y  s7 ~( w                     input   cin;
# P: t1 d6 ?" X1 w1 p0 V9 V                     output  count;
                     output [2:0] sum;
                         assign {count,sum}=a+b+cin;
; m9 O9 L7 z5 n9 S+ a                     endmodule
# X9 r6 W" M0 ?; [& f" [# m5 u这个例子描述了一个三位的加法器。从例子中可以看出整个Verilog HDL程序是嵌套在module和endmodule声明语句里的。
例[2.1.2]：
/ }3 ?, Z. I, ]0 b6 ^module   compare ( equal,a,b );
9 j. r* n% \6 g; v! Q3 ?. X  \" K output  equal;          //声明输出信号equal
8 Z  Y+ a8 N/ F$ f input [1:0] a,b;        //声明输入信号a,b
2 D# w: H0 j6 a( k4 u' \5 @   assign  equal=（a==b）？1：0;        
     /*如果两个输入信号相等,输出为1。否则为0*/
endmodule
这个程序描述了一个比较器.在这个程序中,/*........*/和//.........表示注释部分,注释只是为了方便程序员理解程序,对编译是不起作用的。
7 Y9 m. e" T/ M& S8 y

jack_are

very good. 这东西好啊

名字好听吗

谢谢LZ分享那么好的东西。