浅析Verilog HDL硬件语义

STGing

全文共分为3个部分：
; t+ s8 n/ ?* ^" N! g/ o; b- Verilog HDL 的基本知识
- Verilog HDL 从结构语句到门级映射
- 模型的优化
" z; C5 a# A# e  G
什么是综合？
●综合是从采用Verilog HDL描述的寄存器传输级（RTL）电路模型构造出门级网表的过程。
●综合可能有个中间步骤，生成的网表是由一些RTL级功能块连接组成。这时就需要RTL RTL模块构造 模块构造器来针对用户指定的目标工艺从预定义库中构造或获取每一个必 须的RTL功能块的门级网表。
/ i. `$ [  ~; J7 J0 N9 ]" c/ \$ A3 ~●产生门级网表之后，逻辑优化器 逻辑优化器读入网表并以用户指定的面积和定时 面积和定时约束为目标优化网表。这些面积和定时约束 面积和定时约束也可以用来指导RTL RTL模块构造器 构造器适当的选取或生成RTL级功能块。
' C: \" Y8 y6 Y6 n3 A●这里我们研究Verilog的硬件语义是为了分析以下几个问题：
1）数据类型如何变成硬件？
2）常量如何映射成逻辑值？
: D* z3 c2 E* k5 k3）语句如何转变成硬件？

; U" r) }. Y) A( f
逻辑值体系
2 ?1 b( p0 F  p+ s5 M●硬件建模中常用的值有：
; @" A, k, d- z6 J, T-逻辑 0
-逻辑 1
-高阻抗
+ [/ b9 K1 S6 J-无关值
: w* p1 H; V5 x-不定值
●Verilog HDL 对于无关值 之外的其它值都作了明确的定义，当值 X 被赋给某个变量时，系统通常把此值视为无关值。
6 J! c' f6 Z2 N/ c" n* k3 }, |8 \●Verilog HDL 中的值与硬件建模中的值之间的对应关系如下：
* E0 z  Q: J7 c: ~9 f4 x-0 <--> 逻辑 0
: @- g, M6 ~, l- M-1 <--> 逻辑 1
0 t. q3 h1 C1 @' F& R% K-z <--> 高阻抗
-z <--> 无关值（casez和casex 语句中）
-x <--> 无关值 -x <--> 不定值

值保持器的硬件建模
●硬件中有3种基本的值保持器：
-连线
6 E3 y  K- d/ ~; ?- A: v+ U-触发器（边沿触发）
! J  Q3 J; Q: V! O-锁存器（电平触发）
+ R6 }! d# e/ g3 E, o●net型变量被映射成硬件连线。
●reg型变量则根据上下文被映射成 存储元件。（触发器或锁存器）

●从上图中我们发现虽然变量Trq在赋值前就被引用，但同样没有映射出存储元件，因为它没有在任何条件的控制下被赋值。
●如果Trq是在某个电平控制下被赋值，则被映射成锁存器。
- |/ _9 Y! d+ l' @! u% y" L●如果Trq是在某个边沿控制下被赋值，则被映射成触发器。
●本文后续部分还将继续说明不同的结构语句对于值保持器硬件建模的影响。

( b1 D2 b6 I; D; j% q$ G# T& k/ _9 {常量与参数
●Verilog HDL 中有3种常量：整 形、实型和字符串型。后两种的常量不能用来综合。
●整形常量有两种形式：
( q! f4 b4 i8 v# j5 f-简单的十进制（有符号数）
-基数格式 （无符号数）
●只有赋值语句中指定了整形常 量的位宽，综合时才使用指定的位宽，否则位宽为32。
●请看以下示例： 30 32位有符号数
-2 二进制补码形式的32位 有符号数
2’b10 位宽为2的无符号数
" L1 D6 i: l" g  q$ t0 ?; R5 F4 Z-6’b4 6位无符号数（-4的补码）
9 t* R. E7 b$ y, g' b: C●参数是命名常量。由于不能指 定位宽，因此其位宽与其对应
的常量位宽相同。 parameter RED = -1 ;
parameter READY = 2’b01 ;
●RED 为有符号常量参数， READY为位宽为2的参数。
●注意： defparam defparam在某些综合器中无效。
应尽量采用重载模块参数的方 法。如：
Mem mem_inst
# (32,1024)
(clr,rstN,wrN,rdN,din,
dout) ;
. A$ q8 E2 ^6 W& O* O......

CRAZY_argentina

支持楼主，用心良苦。Thanks♪(･ω･)ﾉ

Dollche

这个还真是很实用，谢谢分享。