Vivado负责将硬件描述语言（Verilog/VHDL）所描述的SoC编译、综合、实现

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将FPGA内部本身无序的各种逻辑资源（如查找表、触发器、RAM等）配置成为有序的电路，实现SoC功能。而Keil负责将编写的软件编程语言（C/Assembler）编译成为机器码十六进制文件。将机器码作为RAM的初始化内容，即可进行仿真，在Modelsim软件中观察SoC工作时各个信号的波形。若将机器码通过工具下载到由FPGA实现的SoC中，那么就可以让SoC执行编写的程序，通过FPGA开发板观察执行结果。
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Blah

通过Arm DesignStart获取的是一个Verilog语言描述的软核
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芦根苏木

通过添加一些IP实现一个完整的描述SoC的工程。这些IP可以是用IP工具生成的，也可以是我们通过硬件描述语言（Verilog/VHDL）描述的。
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