TA的每日心情 | 擦汗
2020-1-14 15:59 |
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签到天数: 1 天 [LV.1]初来乍到
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问一个CYCLONE III时钟输出驱动DA芯片的问题7 w' h( _% m( Q9 f! e5 R' j# ?
1 W" t8 ? i; K
! |2 _, E/ s; Q6 M- |. U6 M! _8 z. v& Y
( S' O) S+ N @5 w4 U
想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片! f, s5 R, z( U, U
$ N5 i, F3 w% b, Q使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？* x! d# t! k: n- x3 y: B
0 B. {- q1 b. a8 ~' K% J* I8 T; G0 {- A3 V f9 h, X
( o7 l+ W4 _+ ^由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚
3 K, T1 p8 R* j' x, G; V
3 _ l2 \7 y0 G# K% q3 u5 d: W6 E# \ l% o( c
# V- ]$ y; B5 k- Q6 W) ?这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？9 U% t. \- d5 Y, O
c; @+ U: f# W* v! I6 @/ P% ~% [' P
6 e5 j8 l& K6 _* p! \% T. M l9 |3 r+ S
在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？
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发表于 2011-11-9 09:51
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