Xilinx 7系列FPGA收发器架构十四:GTX/GTH接口/时钟校准/通道绑定

dragongfly

1.FPGA RX接口
) p& \: d! T$ c4 i% v3 Z8 ^1.1 功能概述
3 Z# z' c( j1 u8 L+ b( }% AFPGA RX接口是GTX/GTH收发器并行接口，实现收发器并行数据输出到FPGA内部逻辑。FPGA在RXUSRCLK2时钟的上升沿读取RXDATA端口数据，该端口可以配置为2字节、4字节或者8字节。
# w# W2 @: P  \! q, d" A6 _
RXDATA宽度和RX_DATA_WIDTH和RX_INT_DATAWIDTH属性以及RX8B10BEN有关。并行时钟RXUSRCLK2速率由RX线速率、RXDATA宽度以及8B10B编码属性决定。RXUSRCLK时钟提供给PCS内部逻辑使用。

1.2 FPGA RX接口配置
7系列GTX/GTH收发器包含2字节和4字节内部数据路径，通过RX_INT_DATAWIDTH属性配置。RX接口配置如下所示。
. Y, p. K. \9 E5 I2 @1 u

RX8B10BEN	RX_DATA_WIDTH	RX_INT_DATAWIDTH	FPGA InteRFace Width	Internal Data 0 G9 l* ^: e3 K- j; s0 i3 \Width
1	20	0	16	20
	40	0	32	20
	40	1	32	40
	80	1	64	40
0	16	0	16	16
	20	0	20	20
	32	0	32	16
	32	1	32	32
	40	0	40	20
	40	1	40	40
	64	1	64	32
	80	1	80	40

1 K' K0 r; ^2 j! m当8B/10B解码器旁路时，RXDISPERR和RXCHARISK端口用来扩展RXDATA端口。如图2所示：

# B* K" J7 L* V  J* F- _
! t2 v7 z7 g' d! ]- V8 }1.3 RXUSRCLK和RXUSRCLK2时钟产生
. B, D2 q4 K: yFPGA RX接口包括两个并行时钟：RXUSRCLK和RXUSRCLK2。RXUSRCLK用于收发器PCS内部逻辑资源使用，RXUSRCLK2用于FPGA RX接口所有信号同步时钟。
3 b9 w7 _5 u# N$ J" A! TRXUSRCLK和RXUSRCLK2时钟使用必须遵循以下规则：
+ T# z8 p/ l4 M+ T' p! r8 H1.RXUSRCLK和RXUSRCLK2必须是上升沿对齐，尽可能保持较小的时钟偏移。可以使用低偏移资源，如BUFG和BUFRs，驱动RXUSRCLK和RXUSRCLK2。
' W: m* R+ e4 O3 x2.如果通道发送器和接收器配置为相同的时钟，TXOUTCLK时钟可以按照驱动TXUSRCLK和TXUSRCLK2时钟的方式来驱动RXUSRCLK和RXUSRCLK2。当时钟校准关闭或者RX buffer旁路时，RX相位对齐电路必须用来对齐串行时钟和并行时钟。
4 t' T& [# S) w. W( X4 u3.如果通道发送器和接收器配置为不同的时钟，并且时钟校准未使用，RXUSRCLK和RXUSRCLK2必须由RXOUTCLK驱动，同时RX相位对齐电路必须使用。
4.如果时钟校准使用，RXUSRCLK和RXUSRCLK2可以由RXOUTCLK或者TXOUTCLK驱动。

+ {2 S- Q$ u: h9 T9 d4 }更多详细内容请下载附件查看
' M8 b- ?8 c1 i. p6 Z  t  k2 u
/ E$ d) j/ g$ I
& y" T' s) e7 E

CRAZY_argentina

认真对待，学习学习。长篇大作

Maskman

长篇大作，学习学习，||ヽ(*￣▽￣*)ノミ|Ю

wu6766368

看看 看看