Xilinx 7系列FPGA收发器架构十四:GTX/GTH接口/时钟校准/通道绑定

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1.FPGA RX接口
1.1 功能概述
( \7 E; r) N4 i$ j2 {9 w# uFPGA RX接口是GTX/GTH收发器并行接口，实现收发器并行数据输出到FPGA内部逻辑。FPGA在RXUSRCLK2时钟的上升沿读取RXDATA端口数据，该端口可以配置为2字节、4字节或者8字节。
) p+ s8 `. t6 _
RXDATA宽度和RX_DATA_WIDTH和RX_INT_DATAWIDTH属性以及RX8B10BEN有关。并行时钟RXUSRCLK2速率由RX线速率、RXDATA宽度以及8B10B编码属性决定。RXUSRCLK时钟提供给PCS内部逻辑使用。

1.2 FPGA RX接口配置
7系列GTX/GTH收发器包含2字节和4字节内部数据路径，通过RX_INT_DATAWIDTH属性配置。RX接口配置如下所示。
# j! w6 c. D+ w2 u) c$ n  C

RX8B10BEN	RX_DATA_WIDTH	RX_INT_DATAWIDTH	FPGA InteRFace Width	Internal Data 8 L; M( P8 p1 JWidth
1	20	0	16	20
	40	0	32	20
	40	1	32	40
	80	1	64	40
0	16	0	16	16
	20	0	20	20
	32	0	32	16
	32	1	32	32
	40	0	40	20
	40	1	40	40
	64	1	64	32
	80	1	80	40

, Y. x- Q5 W8 H1 }8 {4 O7 ]' X
当8B/10B解码器旁路时，RXDISPERR和RXCHARISK端口用来扩展RXDATA端口。如图2所示：

: J* S: e4 h$ L4 p/ s6 K
' U, c8 j2 j  }! k, E1.3 RXUSRCLK和RXUSRCLK2时钟产生
2 C/ _) ?& ^" C* E- g: f; [FPGA RX接口包括两个并行时钟：RXUSRCLK和RXUSRCLK2。RXUSRCLK用于收发器PCS内部逻辑资源使用，RXUSRCLK2用于FPGA RX接口所有信号同步时钟。
RXUSRCLK和RXUSRCLK2时钟使用必须遵循以下规则：
* `' c# }4 ~  }  g. t1.RXUSRCLK和RXUSRCLK2必须是上升沿对齐，尽可能保持较小的时钟偏移。可以使用低偏移资源，如BUFG和BUFRs，驱动RXUSRCLK和RXUSRCLK2。
7 a0 [/ |0 z1 X" S9 J9 e2.如果通道发送器和接收器配置为相同的时钟，TXOUTCLK时钟可以按照驱动TXUSRCLK和TXUSRCLK2时钟的方式来驱动RXUSRCLK和RXUSRCLK2。当时钟校准关闭或者RX buffer旁路时，RX相位对齐电路必须用来对齐串行时钟和并行时钟。
7 z: t) W' ]% P% X# d" x8 Q8 v, @) M" Q3.如果通道发送器和接收器配置为不同的时钟，并且时钟校准未使用，RXUSRCLK和RXUSRCLK2必须由RXOUTCLK驱动，同时RX相位对齐电路必须使用。
4.如果时钟校准使用，RXUSRCLK和RXUSRCLK2可以由RXOUTCLK或者TXOUTCLK驱动。

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