现有的FPGA开发用到的VHDL语言有哪些呢？各有什么优劣？ ?

duhe3hfu

VHDL
0 P3 ]+ T7 d7 E- |: L& mVerilog
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I_believe

1、VHDL语法比较严谨，是工业标准，如果决定在FPGA方面有所深造，建议学一下。规范的语法，有助于养成良好的编程习惯。
. G0 m3 X4 \2 f! X' o( H2、verilog语法相对比较宽松，上手容易，推荐偏硬类的初学者。
3、SystemC，FPGA开发用到的很少（几乎没有 ），主要是设计芯片用到的。

whatever_

vhdl语法严格，以前综合软件弱的时候流行，但用起来不方便，所以现在大家都不怎么用了。不过基本看个一个下午写个模块问题不大。verilog语法约束少，写起来方便。用得比较多，从ic前端到产品开发都流行。但也开始旧了。sv现在开始流行，原先就只有仿真验证用，现在能用都喜欢用。快啊。sc目前还停在仿真验证平台上。用于系统级模型。
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unfaithful2021

verilog灵活 入门快
VHDL比较严肃的感觉
8 P4 X1 ~, U) b/ Z0 ]6 Z! G' k个人建议是：熟练掌握verilog & 会看、会改VHDL 即可