Xilinx FPGA编程技巧：常用时序约束详解

dragongfly

1.   基本的约束方法
1 m' g8 q; `* h6 h+ x$ ~6 K为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径为：
' p) A2 N3 J" x9 L6 v$ ?输入路径（Input Path），使用输入约束
寄存器到寄存器路径（Register-to-Register Path），使用周期约束
输出路径（Output Path），使用输出约束
. Y- F9 U6 k, a& U6 Z" ~具体的异常路径（Path SPECific exceptions），使用虚假路径、多周期路径约束
" ~: D% D5 A4 z6 Y. z
1.1.  输入约束Input Constraint
$ d* R5 x/ S2 v  A5 HOFFSET IN约束限定了输入数据和输入时钟边沿的关系。
& y6 @3 G- |# X  j6 S; G1.1.1.  系统同步输入约束System Synchronous Input
在系统同步接口中，同一个系统时钟既传输数据也获取数据。考虑到板子路径延时和时钟抖动，接口的操作频率不能太高。

: S: K' G4 x! U  G# i& H上述时序的约束可写为：

& Z: r8 J/ s2 x4 ~* B- KNET "SysClk" TNM_NET = "SysClk";
% f+ E/ L3 f) j, lTIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
OFFSET = IN 5 ns VALID 5 ns BEFORE "SysClk";

1.2.  寄存器到寄存器约束Register-to-Register Constraint
寄存器到寄存器约束往往指的是周期约束，周期约束的覆盖范围包括：
! Z* k; p+ x# d覆盖了时钟域的时序要求
& _! l7 W6 V1 w1 b) p' c覆盖了同步数据在内部寄存器之间的传输
7 @( K8 e* S: i9 M% d) ~& T分析一个单独的时钟域内的路径
& b+ A% i' V( z4 p9 L% n- W分析相关时钟域间的所有路径
$ o7 z( W) S$ M& G( h考虑不同时钟域间的所有频率、相位、不确定性差异

6 L9 ]! `" Q) F$ }* }1.2.1.   使用DLL, DCM, PLL, and MMCM等时钟器件自动确定同步关系
使用这一类时钟IP Core，只需指定它们的输入时钟约束，器件将自动的根据用户生成IP Core时指定的参数约束相关输出，不需用户手动干预。

4 a- s" Q; R8 A( g$ ^; G3 Z上图的时序约束可写为：
NET “ClkIn” TNM_NET = “ClkIn”;
TIMESPEC “TS_ClkIn” = PERIOD “ClkIn” 5 ns HIGH 50%;
& }5 p( S8 F# g
( z' r/ P8 m, G1 a1.2.2.   手动约束相关联的时钟域
在某些情况下，工具并不能自动确定同步的时钟域之间的时钟时序关系，这个时候需要手动约束。例如：有两个有相位关系的时钟从不同的引脚进入FPGA器件，这个时候需要手动约束这两个时钟。

' s) e7 ^5 g( V* j上图的时序约束可写为：
NET“Clk1X"TNM_NET=“Clk1X";
2 e$ @4 K3 m, O5 u+ F& p9 p: ANET“Clk2X180"TNM_NET=“Clk2X180";
TIMESPEC"TS_Clk1X"=PERIOD"Clk1X 7 5ns;
/ O+ e( r& Q' M8 T8 U' L9 NTIMESPEC"TS_Clk2X180"=PERIOD"Clk2X180“TS_Clk1X/2PHAS2 +1.25ns;
. X' @; w; o( s+ I$ H: g

jack_are

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STGing

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