FPGA Verilog一个基础问题

qian211111

27   rs232_rx0 <= rs232_rx ;
2 ?$ S4 n4 Z5 x4 W; ]28    rs232_rx1 <= rs232_rx0 ;
# ]. V$ N( N/ `- Y; c* L29    rs232_rx2 <= rs232_rx1 ;
30    rs232_rx3 <= rs232_rx2 ;

没看明白这几个语句所要实现的结果是怎样的。

assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0

. ]+ K( L5 F5 q- g* s; q2 ^

someone

好像是分别读取rs232_rx的数据，按优先顺序存入rs232_rx2,rs232_rx1,rs232_rx0，即rs232_rx2是最早的数据，rs232_rx0是最后的数据，neg_rs232_rx 在数据为1100时为1，否则为0。

li205212021

上边四句应该是时序逻辑，每一个时钟周期赋值一次。最终assign那就其实应该是RX1下降沿之后到RX2下降沿之前的那个时钟周期，neg_rs232_rx 会有一个正脉冲信号。

nocturne

下面四句是一个移位操作；
: B1 y: g& K. m. L. P9 m 27   rs232_rx0 <= rs232_rx ;
4 G0 G: m2 `2 d% w28    rs232_rx1 <= rs232_rx0 ;
6 l0 k5 d1 N/ _/ U$ b) p$ j! ~29    rs232_rx2 <= rs232_rx1 ;
30    rs232_rx3 <= rs232_rx2 ;
这一句是计算奇偶校验的
( T" b# c7 b' g, g) w* w/ ]7 O9 X; V assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0