vhdl 双向总线缓冲器仿真出现蓝线

hfiwioq

原代码如下：

LIBRARY IEEE;
& H) q$ e0 m! ]( dUSE IEEE.STD_LOGIC_1164.ALL;
# U; E+ g- W# ?# jENTITY bio_buffer IS
- x; w) H9 C+ N6 |$ ?7 J3 @3 ~% i7 o2 UPORT(a,b:INOUT STD_LOGIC;
# y0 }$ d5 y3 p* `- ]     en,dr :IN STD_LOGIC
8 I' b& e' S8 q0 a0 ]$ w' I! P1 g* w1 z     );

END ENTITY;

ARCHITECTURE behaver OF bio_buffer IS
) J) U) V) D; n  \$ i( ISIGNAL aout: STD_LOGIC;
$ P0 F1 _! `9 v6 |9 h/ iSIGNAL bout: STD_LOGIC;
BEGIN
& T& `6 O+ N% f/ J) y8 B  PROCESS(a,dr,en)
  BEGIN
, ?6 ~1 ^" A( x. R  d    IF((en='0')AND(dr='1')) THEN bout<=a;
6 u+ D2 H/ g3 @4 [8 E     ELSE bout<='Z';
6 a+ ^; a1 y7 I! }. M/ X  M- w% l& c     END IF;
8 J, c+ R- V' r     b<=bout;
    END PROCESS;
  PROCESS(b,dr,en)
: m7 l# n. F& j' I% A* j- _0 V  BEGIN
; ^& Z2 E7 f  `1 _    IF((en='0')AND(dr='0'))THEN aout<=b;
8 ^6 w* C; X& i2 H3 H     ELSE aout<='Z';
     END IF;
     a<=aout;
  END PROCESS;
4 q* _; Q1 w- q0 B; M END ARCHITECTURE;
  仿真结果如下：

  可以看到在输入信号a改变后，用以接手输入信号值的bout赋值正确，同时也有写b<=bout这条语句，为什么b信号始终为高阻状态，求大神解答。
, `5 i. A# V% P8 P/ T. o- p$ n

aid4her

不够什么HDL语言，都是在描述“电路”，只要你烧到芯片中，不管你是不是使用它，这个电路都在工作。你的问题都是出在这上面。包括你上次的问题。

R_myself

在对INOUT端口进行仿真时，应初始化为‘Z’，同时在对该类型端口赋值操作后，应使其立即恢复到‘Z’状态，否则会影响总线上数据的读取（内部数据写总下，代码赋值也相当于写总线，相当于对同一信号赋两个不同的值，会出现不定态）。