verilog中module间连线问题

I_believe

代码如下：rst_n前为啥加感叹号，是不是写错了啊，lattice官网的例程，看到的请回复一下啊，谢谢
. x1 Y, ~. Y& D& ]2 J0 H: A
input rst_n；
EFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
" P, a' o$ l: f                                .wb_rst_i(!rst_n ),
+ G& I0 @6 z8 ]7 y6 C, z2 [                                .wb_cyc_i(wb_cyc_i ),
; f- ~# T( g1 Q; H- g                                .wb_stb_i(wb_stb_i ),
                                .wb_we_i(wb_we_i ),
/ @& p: O- o/ f4 A! O- A! o# h                                .wb_adr_i(wb_adr_i),
& R  A  N9 b; _. v6 _. A( _                                .wb_dat_i(wb_dat_i ),
3 B) U, y9 m* ]: Y4 d0 @                                .wb_dat_o(wb_dat_o ),
                                .wb_ack_o(wb_ack_o ),
; c  E+ q" H0 C+ W' d, t                                .wbc_ufm_irq( )
; f3 D" {/ a  I/ N                                );

whatever_

那是去反的  这个估计跟时序有关系啊

unfaithful2021

!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。

I_believe

whatever_ 发表于 2022-5-23 13:12
" Y3 E% U0 P; H9 H& g# R那是去反的  这个估计跟时序有关系啊

那不是连线吗？取反是啥意思