verilog中module间连线问题

I_believe

代码如下：rst_n前为啥加感叹号，是不是写错了啊，lattice官网的例程，看到的请回复一下啊，谢谢

input rst_n；
5 G8 ?3 d' K* R6 _0 B' wEFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
                                .wb_rst_i(!rst_n ),
6 w0 j& Y! @5 a& `                                .wb_cyc_i(wb_cyc_i ),
* X! A/ g# H* z$ r, S7 q                                .wb_stb_i(wb_stb_i ),
                                .wb_we_i(wb_we_i ),
% [& v! s+ ^; D* @, Z                                .wb_adr_i(wb_adr_i),
7 B) A* x- n+ i- ^! h3 N                                .wb_dat_i(wb_dat_i ),
                                .wb_dat_o(wb_dat_o ),
6 n% I2 G- M( {1 t                                .wb_ack_o(wb_ack_o ),
                                .wbc_ufm_irq( )
5 y0 L1 y' u6 F6 F8 a                                );

whatever_

那是去反的  这个估计跟时序有关系啊

unfaithful2021

!rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。

I_believe

whatever_ 发表于 2022-5-23 13:12
那是去反的  这个估计跟时序有关系啊

那不是连线吗？取反是啥意思
% ^" ~0 |6 ^# s2 L