Verilog并行语句中变量赋值问题

replace

如上图，如果一个模块里面多个并行语句always１、２、３
a有初值０
第一个always需要a为1才执行红色语句；
而如果a只在第二个always中赋值为１；

问题：

１、这样的话always１红色部分的执行是不是在always１、always２并行执行的同时，还要等待always２赋值完成才能进一步执行？

２、问题一中的情况就是Verilog与C这类语言的区别吗？

３、如果一个Verilog中有多个这样的变量的话，代码看起来不是很乱？

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qian211111

你列的1, 2, 3都是 @(posedge sys_clk) 同一个条件的，就是同时执行的。 里面用到 a 值的地方，就是用 a 的当前值。

someone

都不会执行，因为这些电路是并行的，一个时刻只能有一种状态，一个变量或是一组变量在某一时刻只能有一种状态。所以某一时刻只能有一个赋值起作用。

replace

qian211111 发表于 2022-5-5 13:19
4 r& k" T) k( s! H5 T9 z你列的1, 2, 3都是 @(posedge sys_clk) 同一个条件的，就是同时执行的。 里面用到 a 值的地方，就是用 a 的 ...

１、２、３是同时执行的， 如果要执行１中if里面的红色语句的话，是不是就得等到２中完成赋值操作才能执行１中的红色语句。 就是说１中的红色语句和２中的赋值语句就会有一个先后的问题
! J( ]3 c6 m$ g6 R

li205212021

这样的话always１红色部分的执行是不是在always１、always２并行执行的同时，还要等待always２赋值完成才能进一步执行？
" T* p, n" a1 V+ `, [A:1执行自己的，2执行自己的。
! v. q) r6 N& z6 s: z. K两个相互不干扰。