fpga设计到版图的过程疑问！

oponi

要将FPGA设计做成芯片，要经过后端版图的过程。有点不明白，将fpga设计转换成版图的形式，是根据fpga综合后的网表进行的，或是根据综合后的门级电路画出版图？
& S* R* K& I" G2 y$ O* v难道这个过程只是简单的根据门级电路由一定的规则画版图的过程？加上优化的布局布线，和工具的验证吗？

Blah

FPGA与ASIC实现在synthesis这一步就需要用不同的工具了。fpga综合后的网表并不能拿去做后端，因为工艺库不对。只有将代码重新采用特定ASIC工艺库进行综合后才能进行后端操作。由于ASIC实现的复杂性，后端的流程是相当相当长的。
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opipo

前端设计即从设计输入（硬件描述语言），功能仿真，到综合生成门级网表，此过程与FPGA实现无异，ASIC设计与FPGA设计的区别主要在后端设计阶段。
后端设计即以门级网表为输入，通过相关工具生成版图，进行设计规则检查（DRC）、版图与原理图比较（LVS）、参数提取、后仿等一系列操作，确保产生的版图满足设计要求并能在特定工艺上实现。前端是一个design 从RTL 级到netlist 的流程，当一个design 完成了synthesis，生成netlist 后， 接下来的任务就是netlist 的物理实现，即把netlist 转成layout。这个过程通常称为后端（backend）。后端用到的工具较多，netlist 实现成版图(APR)的工具有cadence 的 SE（ silicon
3 Q3 ^' c! a$ D$ J6 T: @  Y+ eensemble）和avanti 的Apollo ， 时序验证工具有cadence 的pearl、synopsys 的primetime等、DRC/LVS 的工具有cadence 的DIVA/DRACULA、avanti 的Hercules、mentor 的calibre 等。
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