请问：fpga设计中的多周期路径是什么意思了？

choose521

请问：FPGA设计中的多周期路径是什么意思了？如果设计中存在多周期路径会有什么危害？最好能举个例子。
7 N; r  `8 k0 d0 x

oewqe

例如，A寄存器输出的数据要被B寄存器捕获，假如AB之间存在很多逻辑计算，导致一个周期内A的数据经过这很多的逻辑计算是完不成的，在下一个时钟的上升沿到来时，B还不能取这个数据，必须再等待1个或多个周期然后才去取数。多周期约束就是告诉还要再等布线器，你不必再尽心尽力的按照以前单周期（1个clk）去布线，设计者在写程序时已经考虑到了，这样布线器就不会提示布线不通过。当AB的时钟不一致时也是一个道理，我就不具体分析了。
0 b3 p% {" ?, b  m- g  a9 R9 ~缺点是：相当于降低了时钟频率

mqerew

我理解的就是从一个节点到另一个节点，它需要超过一个时钟周期；不能说一定有危害，因为有的时候一个时钟周期确实不够，但是有多周期路径是最好有时序约束，不然可能出来意料之外的结果

ESCAPE

再看看别人是怎么说的