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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › Allegro芯片中间热焊盘的覆铜问题
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楼主: goodlife1983x
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Allegro芯片中间热焊盘的覆铜问题

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goodlife1983x
  • TA的每日心情
    擦汗
    2025-5-22 15:33

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    [LV.6]常住居民II
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    1#
    发表于 2022-4-21 10:29 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    本帖最后由 goodlife1983x 于 2022-4-21 10:33 编辑 1 v1 |* W7 g- x* X4 Q' `
    ' l& C9 A, j6 M
    论坛有没有高手帮忙看一下，这个封装中间有9个热焊盘，有一张图片是四边的8个管脚是有编号的，是改了原理图和封装才能让8个管脚和覆铜连上AGND，另一张图片是四边的8个管脚只有一个管脚有编号，如果不改原理图和封装的情况下能不能用allegro的设置使覆铜和前面那张图的效果一样，如果强行将四边的7个管脚和那个有编号管脚的网络AGND连接会如图报DRC，并且覆铜也没有自动连上，尝试过改管脚性为AGND或short可以连接上AGND,不报DRC,但是覆铜还是没有那张8个脚都有编号的效果，而且覆铜时和报DRC的效果差不多一样，其它没有编号的管脚属性为< MECHANICAL PIN >
    - q+ y* v3 D1 s1 D% j$ q
    , [$ J* o$ |0 v5 z
    2 g5 T; _5 n6 S0 ^) Z7 G) h$ e/ N( Z, C% h0 I9 V5 C0 ^

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    # a* x5 {' u! p* c- @) g5 v1 `7 _( }

    allegro覆铜的问题.jpg (97.53 KB, 下载次数: 6)

    shape2

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    dzkcool
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    [LV.8]以坛为家I
    2#
    发表于 2022-4-21 12:11 | 只看该作者
    铺静态铜皮，强连，Waive掉DRC

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    goodlife1983x
    多谢指导，有没有不报DRC错误的方法？  详情 回复 发表于 2022-4-22 08:35

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    aarom
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    [LV.4]偶尔看看III
    3#
    发表于 2022-4-21 14:03 | 只看该作者
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    leese2002

    该用户从未签到
    4#
    发表于 2022-4-22 00:48 | 只看该作者
    两张图的铺铜效果都不好。上述不是最优的思路。直接用静态铺铜就解决了，铺盖住9个PAD就可以了，干嘛非要铺铜外延呢？

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    goodlife1983x
    多谢指导，用您说的这个方法会不会有报DRC错误  详情 回复 发表于 2022-4-22 08:34

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    goodlife1983x
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    5#
     楼主| 发表于 2022-4-22 08:34 | 只看该作者
    leese2002 发表于 2022-4-22 00:48
    3 I7 a3 |9 M" D) c* @两张图的铺铜效果都不好。上述不是最优的思路。直接用静态铺铜就解决了，铺盖住9个PAD就可以了，干嘛非要铺 ...
    % w# S- Z. m* i% Y- v; x
    多谢指导，用您说的这个方法会不会有报DRC错误% S9 o. u4 f/ x* X7 E7 L

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    goodlife1983x
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    [LV.6]常住居民II
    6#
     楼主| 发表于 2022-4-22 08:35 | 只看该作者
    dzkcool 发表于 2022-4-21 12:11
    $ F" M& O% D- U# j" g5 a铺静态铜皮，强连，Waive掉DRC
    8 R# X1 r' I" _8 I& S7 X, h9 `
    多谢指导，有没有不报DRC错误的方法？
    $ ^5 I4 _/ A+ D# G6 z, i6 ?- R

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    dzkcool
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    [LV.8]以坛为家I
    7#
    发表于 2022-4-22 08:59 | 只看该作者
    有，改原理图，改封装

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    goodlife1983x
    这个太麻烦了吧，我以为有更加简便的方法！，比如说改焊盘的属性  详情 回复 发表于 2022-4-22 10:55

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    goodlife1983x
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    9#
     楼主| 发表于 2022-4-22 10:55 | 只看该作者
    dzkcool 发表于 2022-4-22 08:593 ]7 _* Y* _% T
    有，改原理图，改封装
    5 ^7 K$ P7 ~/ \+ a9 p9 r
    这个太麻烦了吧，我以为有更加简便的方法！，比如说改焊盘的属性

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    goodlife1983x
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    10#
     楼主| 发表于 2022-4-22 10:59 | 只看该作者
    aarom 发表于 2022-4-21 14:03  S& J; a9 {& K1 B
    是我,會改零件腳 pin129 使用 shape 建零件腳包括至另7腳, 但pad 的 mask 和 鋼板 不要建, 而要建在其他層 ...
    1 t- {2 H; e4 p  g3 X6 s  w& c' I
    多谢指导，我以为allegro有能像PADS那样关联引脚的功能！将引脚关联到同一网络，或用ECO直连想要连的网络9 w  o# {5 D+ n3 W, o* n, F

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    leese2002
    你的意思是，8个PAD原来不是AGND网络的，铺铜AGND连接起来产生了DRC,在allegro里面能不能直接把这8个PAD改成AGND网络，铺铜（AGND网络）就没有DRC了，，是这个意思吧。哎。  发表于 2022-4-23 01:09

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    leese2002

    该用户从未签到
    11#
    发表于 2022-4-23 01:16 | 只看该作者
    本帖最后由 leese2002 于 2022-4-23 01:48 编辑
    , e% B7 ^# ?4 @1 x2 _3 x  |# P5 h/ k" n- B7 H
    在allegro里面可以改的，，按以下设置，在Options里面选择要赋予的网络名（AGND），分别点击这8个PAD，. F! r7 H* \) U2 M
    6 c9 k+ p3 h0 _

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    goodlife1983x
    多谢指导，这个方法是可以连接的，就有点像PADS的ECO功能，但是这个方法好像要有引脚编号属性为PIN的才行，而这7个管脚属性是MECHANICAL PIN没有引脚编号好像不行，是不是除改原理图和PCB封装之外还有其它  详情 回复 发表于 2022-4-23 11:01

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    aarom
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    发表于 2022-4-23 09:12 | 只看该作者
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     楼主| 发表于 2022-4-23 11:01 | 只看该作者
    leese2002 发表于 2022-4-23 01:16
    5 [! R" B6 l$ t, N$ i# W5 O在allegro里面可以改的，，按以下设置，在Options里面选择要赋予的网络名（AGND），分别点击这8个PAD，

    * \( ~4 x5 V( g4 p( s) f- @多谢指导，这个方法是可以连接的，就有点像PADS的ECO功能，但是这个方法好像要有引脚编号属性为PIN的才行，而这7个管脚属性是MECHANICAL PIN没有引脚编号好像不行，是不是除改原理图和PCB封装之外还有其它什么方法设置后也可以连接，我单独设置过引脚的属性是能连接，但是发现覆铜覆不上去，还是我的操作步骤有什么地方遗漏了; n. ~* Q) r* H5 K! v7 r0 `/ u

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    goodlife1983x
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    2025-5-22 15:33

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    14#
     楼主| 发表于 2022-4-23 11:07 | 只看该作者
    aarom 发表于 2022-4-23 09:12
    * E; C: `4 Y: @  F4 P# J8 `ALLEGRO是可指定,修改線路, 但考慮如下:
    % d# u8 g6 z9 o9 N/ E9 O1.符合廠商腳位規格.(以後好溝通.)
    8 _8 O1 v  O5 d+ E: U2.以後修改重吃netlist,不 ...

    2 o) E8 Q) h: p. @5 K9 p% l. ?2 d多谢指导，高，实在是高，这样会避免图一时的方便给后续带来更多的麻烦，这个软件的操作确实严谨！技术需要这样的精神！+ l$ l8 j" Q2 i: f( ^& K. S) S

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