DDR3 的DQS0/1/2/3 之间，以及DQSn和CLK之间有没有长度匹配要求？

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如题，查了很多资料也没有得到很好的答案。
+ {! L0 q5 Z- V+ Q/ E8 a楼主觉得DQS0/1/2/3 之间 , 以及DQSn和CLK之间肯定是有长度匹配要求的。
虽然不会像DQn之间有严格的等长要求，但是它们之间肯定也有长度要求。
请问各位大佬：DQS0/1/2/3 之间 , 以及DQSn和CLK之间 它们之间的长度匹配要求到底是啥样的呢？
& g& }+ e$ {! G( i& B! o非常感谢

canatto

DQS0/1/2/3 是四个差分对，可看作四对正负“班长”，各自带领一个数据“班“，班号0，1，2，3，每班一对班长8个小工外加一个监工，共11个成员。班内成员要配齐长度，正负10-mil以内就行。班-班之间无须长度匹配，除非所用FPGA特别要求。以上是数据总线。

地址\控制\指令总线一般30条左右信号线，加一对差分时钟线，这些都是单向信号，一般是用从FPGA出发，到各存储单元芯片（班），到终结电阻的链式连接。班在链上的顺序可以任意，但一旦定下来，地址\控制\指令\时钟都必须遵循这个链接顺序。终结电阻必须处于走线的终点。

地址\控制\指令\时钟也要长度匹配，注意是到各班的长度匹配，起点都是从FPGA算起。最后一段终结电阻那段长度可以任意。地址\控制\指令\时钟 长度匹配要求稍宽松，但如今的设计工具就按正负10-mil做没什么难度区别。

时钟线要比其它线、包括最长的DQSn线、额外长200-500 mil，看具体FPGA要求。做法，从FPGA出来后多打几道蛇形弯即可。

设计工具条件允许的话，匹配长度要计入过孔深度，没这个条件的，按正负10-mil 或5-mil匹配。
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7 G3 s6 L( L: D9 k' L- ~7 h, K, W0 D有不少FPGA内部延迟各个ball不一致，要跟工程要那个延迟表格数据，换算成等效长度，计入匹配。

zlpkcnm

有的哦，多看看DDR协议，里面都有要求的

lidandan

canatto 发表于 2022-3-22 14:08
5 |* T; Z* q' b* t9 W+ jDQS0/1/2/3 是四个差分对，可看作四对正负“班长”，各自带领一个数据“班“，班号0，1，2，3，每班一对班 ...

通俗易懂。。。。。。。。
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huo_xing

- T8 i' o, h; U: Q
1.那可能你查资料方式不对。等长不是ddr要求的，是ddr control（也就是cpu）。
( W. {. B6 g( [! B' W5 V  }6 n' l6 a2.从ddr3开始，出了一个新功能WriteLeveling，支持这个功能的cpu才能说ddr数据线不要组间等长。但是data group内部必须等长。
3.至于data group之间，data group和address/clk之间长度要求，每个cpu有差别。可以理解为cpu内部有组寄存器调节每组信号间的传输延时，这个寄存器有个最大值，这个值决定了数据和地址线的最大长度差。
0 C+ `# {/ `0 z( B# \4.百度WriteLeveling就有你要的资料。

ahaqbsm

canatto 发表于 2022-3-22 14:08
4 s' F5 P2 _* H' y' p$ RDQS0/1/2/3 是四个差分对，可看作四对正负“班长”，各自带领一个数据“班“，班号0，1，2，3，每班一对班 ...

: A- p, F( @# x& t' s! O4 H) H说的很清晰，易懂，谢谢！
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