关于异步复位，同步释放的疑惑

ljyxzz

4 W' l- r/ i' ]  }  e- L" D! \5 d) a
8 M7 s3 B3 _8 r0 `% e
如图，当复位信号rst_async_n在时钟信号clk上升沿时正好释放，触发器A输出为亚稳态；
但为什么触发器B输出能够保持触发器A的输出态？
因为在我看来触发器A和触发器B的复位信号rst_async_n和时钟信号clk同源，所以不论触发器A和触发器B的输入端为何值，只要满足复位信号rst_async_n在时钟信号clk上升沿时正好释放的条件，两个触发器都应该输出亚稳态。
- r+ x- K) e2 d# W9 D7 D( w查了很多资料都没搞明白，还请各位指导！
" m3 L- L& _9 t" h' A2 c% T

ESCAPE

和异步复位相比，同步复位没有用上寄存器的CLR端口，综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。那么，这样的同步复位势必会额外增加FPGA内部的资源消耗。

jinj198908

因为B触发器的D输入端是上个时钟A的输出，是低电平，因此无论B触发器的复位信号是什么电平，B触发器的输出都是低电平

ljyxzz

jinj198908 发表于 2022-2-23 09:45
# u) k$ T. Z$ g* M因为B触发器的D输入端是上个时钟A的输出，是低电平，因此无论B触发器的复位信号是什么电平，B触发器的输出 ...

按照您的说法，在这个电路中，由于触发器A输入端始终为低电平，就算复位信号Reset在时钟信号Clock上升沿时释放，输出也不会存在亚稳态？输出为0？
6 F5 E' C0 m+ |/ W那这个电路的意义何在呢？

jinj198908

ljyxzz 发表于 2022-2-23 11:22
9 U8 n9 n- Z" `% O+ B: y+ I  v按照您的说法，在这个电路中，由于触发器A输入端始终为低电平，就算复位信号Reset在时钟信号Clock上升 ...

- g5 Y  {7 L3 b+ |& M& _$ C这个电路出自XILINX官方文档 WP272，（见下图）按照文档的意思，这个是全局复位，上电时所有触发器输出为1，这就解释了你的疑问了，触发器的个数决定了复位信号的高电平的宽度。PS：找资料时，尽量查看官方的文档，从网上其他地方找到的资料经常会夹带作者的私货，有的没说全，有的甚至说的是错的
* ~3 {9 w2 o6 D! A

+ U! \1 I! b$ G: _; y# S

ljyxzz

ljyxzz 发表于 2022-2-23 11:22
( }- o7 \; q* P按照您的说法，在这个电路中，由于触发器A输入端始终为低电平，就算复位信号Reset在时钟信号Clock上升 ...

0 T/ ?0 {- p( {. j1 s. m6 E$ c感谢您的解答！
- [2 U' q# _- I1 E